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公开(公告)号：KR1020050086075A
公开(公告)日：2005-08-30
申请号：KR1020040012406
申请日：2004-02-24
Applicant: 삼성전자주식회사
IPC: G11C5/06
CPC classification number: G11C5/063 , H05K1/181 , H05K2201/09254 , Y02P70/611
Abstract: 본 발명은 메모리 모듈 및 이의 신호라인 배치 방법을 공개한다. 이 메모리 모듈의 신호라인 배치 방법은 메모리들을 적어도 1개 이상의 홀수개의 메모리로 구성되는 제 1 그룹과 적어도 2개 이상의 짝수개의 메모리로 구성되는 제 2 그룹으로 분류하여 배치하는 단계; 상기 메모리들 각각과 대응되는 제 1 분기점들을 배치하고, 각 메모리와 상기 메모리에 대응되는 상기 제 1 분기점을 제 1 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙지점에 제 2 분기점을 배치하고, 상기 제 2 그룹의 제 1 분기점들간 및 상기 제 2 그룹의 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계; 상기 제 2 그룹의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 2 그룹의 제 2 분기점을 제 3 신호라인으로 연결하는 단계; 및 상기 제 2 그룹의 제 2 분기점과 상기 제 1 그룹의 제 1 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다. 따라서 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서도 메모리들 각각에 항상 안정된 신호를 제공하여 줄 수 있도록 하여 메모리 모듈의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.
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公开(公告)号：KR100541544B1
公开(公告)日：2006-01-10
申请号：KR1020030028703
申请日：2003-05-06
Applicant: 삼성전자주식회사
IPC: G06F12/00
CPC classification number: G06F13/4086
Abstract: 본 발명은 메모리 시스템에 관한 것으로, 데이터를 전송하는 메모리 버스, 메모리 버스에 직렬로 연결된 반도체 메모리 장치가 부착된 복수의 메모리 모듈, 메모리 버스의 일측에 연결되어 복수의 메모리 모듈을 제어하는 메모리 컨트롤러, 및 복수의 메모리 모듈 중 메모리 컨트롤러에 가장 가까운 위치에 있는 메모리 모듈과 메모리 컨트롤러 사이에 위치하고 메모리 버스에 연결된 더미 스텁으로 구성되어 있다. 본 발명에 따른 메모리 시스템은 더미 스텁 또는 더미 모듈을 구비함으로써 메모리 시스템의 신호 충실도를 향상시킬 수 있고, 동작속도의 저하 없이 메모리 컨트롤러에 연결하여 사용할 수 있는 부하의 수를 증가시킬 수 있다.
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公开(公告)号：KR100659159B1
公开(公告)日：2006-12-19
申请号：KR1020050118603
申请日：2005-12-07
Applicant: 삼성전자주식회사
Abstract: A memory module is provided to reduce interference among signals and the layout area by minimizing a routing path of a command/address signal line. A first latch circuit(430) temporarily stores a command/address signal. A second latch circuit(431) temporarily stores the command/address signal. A clock supply circuit provides a first clock and a second clock. The first clock enables the first latch circuit to output the command/address signal synchronously with the first clock. The second clock enables the second latch circuit to delay the command/address signal synchronously with the second clock delayed from the first clock.
Abstract translation: 提供存储器模块以通过最小化命令/地址信号线的路由路径来减少信号和布局区域之间的干扰。 第一锁存电路（430）暂时存储命令/地址信号。 第二锁存电路（431）暂时存储命令/地址信号。 时钟供应电路提供第一时钟和第二时钟。 第一时钟使第一锁存器电路能够与第一时钟同步地输出命令/地址信号。 第二时钟使第二锁存电路能够与从第一时钟延迟的第二时钟同步地延迟命令/地址信号。
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公开(公告)号：KR100549004B1
公开(公告)日：2006-02-02
申请号：KR1020040011577
申请日：2004-02-20
Applicant: 삼성전자주식회사
IPC: G06F12/00
Abstract: 본 발명은 메모리 시스템을 공개한다. 그 메모리 시스템은 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러, 및 전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호는 상기 복수개의 제1메모리들에 각각 인가되고, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호는 상기 복수개의 제2메모리들에 각각 인가되고, 상기 커맨드 어드레스 신호는 상기 복수개의 제1메모리들과 상기 복수개의 제2메모리들에 공통으로 인가되는 복수개의 메모리 모듈들을 구비하고, 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들 각각은 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이블 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호들이 입력되는 각각의 입력단에 연결되어 상기 입력단의 제1 입력 커패시턴스를 증가시키는 의사부하를 각각 구비하는 것을 특징으로 한다. 따라서, 커맨드 어드레스 신호가 메모리에 도달하는데 걸리는 전송지연시간과 칩 셀렉트 신호 및 클럭 인에이블 신호가 메모리에 도달하는데 걸리는 전송지연시간의 차이를 줄이거나 제거할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020140121181A
公开(公告)日：2014-10-15
申请号：KR1020130037621
申请日：2013-04-05
Applicant: 삼성전자주식회사
CPC classification number: G11C5/06 , G11C7/109 , G11C11/4093 , G11C2207/105 , H05K1/0225 , H05K1/0253 , H05K2201/09327 , H05K2201/10159
Abstract: 인쇄회로기판을 포함하는 메모리 모듈이 개시된다. 메모리 모듈은 복수의 반도체 메모리 장치 및 인쇄회로기판(PCB)을 포함할 수 있다. 인쇄회로기판은 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선에 바로 이웃하지 않은 층에 배치된 플레인(plane)을 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
Abstract translation: 公开了一种包括印刷电路板的存储器模块。 存储器模块包括多个存储器件和印刷电路板（PCB）。 PCB被电连接到存储器件，并且放置在不直接面对放置在最外层的信号线的层上的平面被用作信号线的参考平面。 因此，信号线的阻力增加，并且可以提高通过信号线传输的信号的信号完整性。
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公开(公告)号：KR100593439B1
公开(公告)日：2006-06-28
申请号：KR1020040012406
申请日：2004-02-24
Applicant: 삼성전자주식회사
IPC: G11C5/06
CPC classification number: G11C5/063 , H05K1/181 , H05K2201/09254 , Y02P70/611
Abstract: 본 발명은 메모리 모듈 및 이의 신호라인 배치 방법을 공개한다. 이 메모리 모듈의 신호라인 배치 방법은 홀수개의 메모리들을 짝수개 메모리를 동일하게 구비하는 짝수개의 제 1 그룹들과 상기 짝수개의 그룹들에 인접되며 홀수개 메모리를 구비하는 홀수개의 제 2 그룹으로 분류하여 배치하는 단계와, 상기 메모리들 각각에 대응되는 제 1 분기점들을 배치하고, 상기 메모리들과 상기 제 1 분기점들을 제 1 신호라인으로 각각 연결하는 단계와, 상기 제 1 그룹들 각각의 중앙 지점에 제 2 분기점들을 배치하고, 동일한 제 1 그룹내에서 인접되는 상기 제 1 분기점들간 및 상기 제 1 분기점과 상기 제 2 분기점간을 제 2 신호라인으로 각각 연결하는 단계와, 상기 짝수개의 제 1 그룹들의 중앙 지점에 외부의 신호를 수신하기 위한 제 3 분기점을 배치하고, 상기 제 3 분기점과 상기 제 1 그룹들의 상기 제 2 분기점들을 제 3 신호라인으로 각각 연결하는 단계와, 상기 제 2 그룹의 제 1 분기점과 상기 제 2 그룹과 인접되는 상기 제 1 그룹의 상기 제 2 분기점을 제 4 신호라인으로 연결하는 단계를 구비하는 것을 특징으로 한다. 따라서 현재의 적층 구조 및 메모리의 배치 구조를 유지하면서도 메모리들 각각에 항상 안정된 신호를 제공하여 줄 수 있도록 하여 메모리 모듈의 타임 마진을 증대시켜 반도체가 보다 고속화 및 고밀도화 될 수 있도록 지원하여 준다.
Abstract translation: 本发明公开了一种存储器模块及其信号线排列方法。 该存储器模块的信号线排列方法将奇数个存储器分成偶数个第一组，每个偶数个存储器和奇数个与偶数组相邻的第二组并具有奇数个存储器 分别对应于每个存储器设置第一分叉，将存储器和第一分叉连接到第一信号线，并且将存储器和第一分叉中的每一个连接到第一信号线， 布置两个分支点并将第一分支点与在相同的第一组中彼此相邻的第一分支点和第二分支点连接到第二信号线， 设置用于在一点处接收外部信号的第三分支点，并且第一组的第三分支点和第二分支点连接到第三信号 并用磷的每一个耦合，它其特征在于，它包括连接第一组和第二组的第一分支点的第二分叉点的步骤是邻近第二组到第四信号线。 因此，可以在保持存储器的当前层叠结构和布置结构的同时始终向每个存储器提供稳定的信号，从而增加存储器模块的时间裕度，从而使得半导体具有更高的速度和更高的密度。
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公开(公告)号：KR1020050082956A
公开(公告)日：2005-08-24
申请号：KR1020040011577
申请日：2004-02-20
Applicant: 삼성전자주식회사
IPC: G06F12/00
Abstract: 본 발명은 메모리 시스템을 공개한다. 그 메모리 시스템은 제1 칩 셀렉트 신호, 제2 칩 셀렉트 신호, 제1 클럭 인에이블 신호, 제2 클럭 인에이블 신호, 클럭 신호, 및 커맨드 어드레스 신호를 출력하는 메모리 컨트롤러, 및 전면부에 배치된 복수개의 제1메모리들과 후면부에 배치된 복수개의 제2메모리들을 각각 구비하고, 상기 제1 칩 셀렉트 신호 및 상기 제1 클럭 인에이블 신호는 상기 복수개의 제1메모리들에 각각 인가되고, 상기 제2 칩 셀렉트 신호 및 상기 제2 클럭 인에이블 신호는 상기 복수개의 제2메모리들에 각각 인가되고, 상기 커맨드 어드레스 신호는 상기 복수개의 제1메모리들과 상기 복수개의 제2메모리들에 공통으로 인가되는 복수개의 메모리 모듈들을 구비하고, 상기 복수개의 제1메모리들 및 상기 복수개의 제2메모리들 각각은 상기 제1 칩 셀렉트 신호, 상기 제1 클럭 인에이� �� 신호, 상기 제2 칩 셀렉트 신호, 및 상기 제2 클럭 인에이블 신호들이 입력되는 각각의 입력단에 연결되어 상기 입력단의 제1 입력 커패시턴스를 증가시키는 의사부하를 각각 구비하는 것을 특징으로 한다. 따라서, 커맨드 어드레스 신호가 메모리에 도달하는데 걸리는 전송지연시간과 칩 셀렉트 신호 및 클럭 인에이블 신호가 메모리에 도달하는데 걸리는 전송지연시간의 차이를 줄이거나 제거할 수 있다.
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公开(公告)号：KR1020040095097A
公开(公告)日：2004-11-12
申请号：KR1020030028703
申请日：2003-05-06
Applicant: 삼성전자주식회사
IPC: G06F12/00
CPC classification number: G06F13/4086
Abstract: PURPOSE: A memory system improving signal integrity is provided to improve the signal integrity of the memory system and increase a number of usable loads connecting to a memory controller without decreasing an operation speed by equipping the memory system with a dummy stub or dummy module. CONSTITUTION: The memory system is equipped with memory modules(MOD1-3) attaching a semiconductor memory device, the memory controller(MC), a memory bus(MBL), and the dummy stub(21). The memory bus transmits/receives data between the memory controller and the memory modules. The dummy stub is placed between the memory controller and the memory module closest to the memory controller, and is connected to the memory bus.
Abstract translation: 目的：提供一种提高信号完整性的存储器系统，以提高存储器系统的信号完整性，并通过为存储器系统配备虚拟存根或虚拟模块而增加连接到存储器控制器的可用负载的数量，而不降低操作速度。 构成：存储器系统配备有附加半导体存储器件，存储器控制器（MC），存储器总线（MBL）和虚拟短截线（21）的存储器模块（MOD1-3）。 存储器总线在存储器控制器和存储器模块之间传送/接收数据。 虚拟存根放置在存储器控制器和最靠近存储器控制器的存储器模块之间，并连接到存储器总线。
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