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公开(公告)号：KR1020160032559A
公开(公告)日：2016-03-24
申请号：KR1020140122857
申请日：2014-09-16
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10814 , H01L28/75 , H01L28/91
Abstract: 반도체소자가제공된다. 상기반도체소자는하부금속층, 상기하부금속층상에형성되고, 제1 금속을포함하는유전막, 상기유전막상에형성되고, 제2 금속을포함하는희생공급층및 상기희생공급층상에형성되는상부금속층을포함하되, 상기제2 금속의전기음성도(electronegativity)는상기제1 금속의전기음성도보다크다.
Abstract translation: 提供半导体器件。 半导体器件包括：底部金属层; 形成在所述底部金属层上并且包括第一金属的介电膜; 牺牲供应层，其形成在所述电介质膜上，并且包括第二金属; 以及形成在牺牲供给层上的顶部金属层。 第二金属的电负性大于第一金属的电负性。
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公开(公告)号：KR1020160025391A
公开(公告)日：2016-03-08
申请号：KR1020140112589
申请日：2014-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L21/28
CPC classification number: H01L21/76837 , B82Y10/00 , B82Y40/00 , H01L21/02532 , H01L21/02603 , H01L21/02645 , H01L21/02653 , H01L21/76802 , H01L21/76816 , H01L21/7682 , H01L21/76844 , H01L21/76877 , H01L21/76885 , H01L21/76889 , H01L27/10814 , H01L27/10817 , H01L27/10855 , H01L28/91 , H01L29/413 , H01L2221/1094
Abstract: 베이스패턴들을노출하는가이드패턴들을형성하고, 제1 나노와이어성장공정을수행하여상기베이스패턴들상에제1 나노와이어들을형성하고, 상기제1 나노와이어들사이를채우는제1 몰딩절연층을형성하고, 상기나노와이어들을제거하여상기베이스패턴들의표면들을노출하는홀들을형성하고, 및상기홀 내에전도체를채워제1 전극들을형성하는것을포함하는반도체소자형성방법이설명된다.
Abstract translation: 说明的是使用纳米线形成半导体器件的方法，其包括以下步骤：形成露出基底图案的引导图案; 通过执行第一纳米线生长过程在基底图案上形成第一纳米线; 形成填充所述第一纳米线之间的间隙的第一成型绝缘层; 通过去除纳米线形成露出基体图案的表面的孔; 以及通过在所述孔中填充导体来形成第一电极。 本发明的目的是提供使用纳米线的半导体器件的电容器结构及其形成方法。
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公开(公告)号：KR1020160015126A
公开(公告)日：2016-02-12
申请号：KR1020140147258
申请日：2014-10-28
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/28
Abstract: 본발명의실시예에따른반도체소자는활성영역을정의하는소자분리막을포함하는기판, 상기활성영역내에형성된소오스/드레인영역, 상기활성영역을제 1 방향으로가로지르고, 상기제 1 방향에수직인제 2 방향으로배열되는워드라인들, 상기워드라인들사이에위치하는상기활성영역상에제 2 방향으로가로지르는비트라인패턴및, 비트라인패턴을덮는그래핀패턴을포함한다.
Abstract translation: 根据本发明实施例的半导体器件包括：衬底，其包括限定有源区的器件隔离层; 在有源区中形成的源/漏区; 在与第一方向垂直的第二方向上配置的与第一方向交叉的区域的字线， 位于位于第二方向上的字线之间的有源区域上的位线图案和覆盖位线图案的石墨烯图案。
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