公开(公告)号：KR101413656B1

公开(公告)日：2014-07-01

申请号：KR1020070104476

申请日：2007-10-17

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  박영수 ,  강동훈 ,  후아샹잉 ,  김상욱

IPC: H01L29/786

Abstract: 본 발명은 트랜지스터 및 그 동작방법에 관한 것이다. 개시된 본 발명의 트랜지스터는 ZnO 계열의 물질로 형성된 채널층, 상기 채널층을 사이에 두고 형성된 것으로 공간적으로 분리된 제1 및 제2 게이트, 및 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극을 포함할 수 있고, 여기서, 상기 제2 게이트는 플로팅 전극(floating electrode)일 수 있으며, 상기 채널층의 전기적 상태는 상기 제1 게이트에 인가된 전압 및 상기 전압이 인가된 제1 게이트에 의해 상기 제2 게이트에 유도된 유도 전압에 의해 제어될 수 있다.

公开(公告)号：KR101131135B1

公开(公告)日：2012-04-03

申请号：KR1020050108524

申请日：2005-11-14

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  타카시노구치 ,  김종만 ,  박경배 ,  후아샹잉

IPC: H01L29/786

CPC classification number: H01L29/78621 ,  H01L29/66757

Abstract: 자기정렬에 의한 오프셋 또는 LDD 구조를 갖는 박막 트랜지스터에 관해 기술된다. 개시된 박막 트랜지스터는 기판; 기판 위에 마련되는 것으로 채널 영역, 채널 영역 양측의 소스와 드레인 영역, 그리고 채널 영역과 채널 영역 양측의 소스 영역 및 드레인 영역들 사이에 각각 위치하는 오프셋 영역들을 가지는 실리콘층; 상기 소스 및 드레인 영역을 제외한 상기 채널 영역과 채널 영역의 양측에 마련된 오프셋 영역을 덮는 게이트 절연층; 그리고 상기 양 오프셋 영역을 제외한 채널 영역의 위에 형성되는 게이트층;을 구비한다. 이러한 박막 트랜지스터는 추가적인 마스크 공정이 없이 오프셋 또는 LDD 영역이 얻어지는 구조를 갖는다.
박막 트랜지스터, 셀프얼라인, LDD, 오프셋, 전류누설

公开(公告)号：KR1020090039064A

公开(公告)日：2009-04-22

申请号：KR1020070104476

申请日：2007-10-17

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  박영수 ,  강동훈 ,  후아샹잉 ,  김상욱

IPC: H01L29/786

CPC classification number: H01L29/78648 ,  H01L29/7869

Abstract: A transistor and an operation method thereof are provided to improve degradation of an operation speed of a transistor due to damage of a channel layer by using a second gate electrode which increases a sub threshold voltage tilt. A first gate electrode(110) is formed on a top of a substrate(100). A first gate insulation layer(120) is formed on a top of the substrate including the first gate electrode. A channel layer(130) is formed on a top of the first gate insulation layer on the first gate electrode. A source electrode(140a) and a drain electrode(140b) are formed in both ends of the channel layer. A second gate insulation layer(150) for covering the source electrode, the drain electrode, and the channel layer is formed on a top of the first gate insulation layer. A second gate electrode(160) is formed on a top of the second gate insulation layer.

Abstract translation: 提供晶体管及其操作方法，以通过使用增加副阈值电压倾斜的第二栅电极来改善由于沟道层的损坏导致的晶体管的操作速度的劣化。 第一栅电极（110）形成在基板（100）的顶部上。 在包括第一栅电极的基板的顶部上形成第一栅极绝缘层（120）。 沟道层（130）形成在第一栅电极上的第一栅极绝缘层的顶部上。 源极电极（140a）和漏电极（140b）形成在沟道层的两端。 用于覆盖源电极，漏电极和沟道层的第二栅极绝缘层（150）形成在第一栅极绝缘层的顶部上。 第二栅极电极（160）形成在第二栅极绝缘层的顶部上。

公开(公告)号：KR100785020B1

公开(公告)日：2007-12-12

申请号：KR1020060052101

申请日：2006-06-09

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  박영수 ,  선우문욱 ,  차영관

IPC: H01L29/786

CPC classification number: H01L29/78678 ,  H01L21/268 ,  H01L27/1285 ,  H01L29/66765 ,  H01L29/78609 ,  H01L29/78684 ,  H01L29/78696 ,  H01L21/02675

Abstract: A bottom gate thin film transistor and a method for manufacturing the same are provided to improve the field effect mobility characteristic thereof by forming a lateral grown polycrystalline channel region. A bottom gate electrode(12) is formed on a substrate(10). A gate insulating layer(14) is formed on the substrate in order to cover the bottom gate electrode. An amorphous semiconductor layer, an N type semiconductor layer, and an electrode layer are sequentially formed on the gate insulating layer. A part of the amorphous semiconductor layer is exposed by etching sequentially a part of the electrode layer and a part of the N type semiconductor layer positioned on the gate electrode. The exposed amorphous semiconductor layer is molten by performing a laser annealing process. A lateral grown polycrystalline channel region is formed by crystallizing the molten amorphous channel region.

Abstract translation: 提供底栅薄膜晶体管及其制造方法，通过形成横向生长的多晶沟道区域来提高其场效应迁移率特性。 底栅电极（12）形成在基板（10）上。 为了覆盖底栅电极，在基板上形成栅极绝缘层（14）。 在栅极绝缘层上依次形成非晶半导体层，N型半导体层和电极层。 通过依次蚀刻电极层的一部分和位于栅极上的N型半导体层的一部分来暴露非晶半导体层的一部分。 暴露的非晶半导体层通过进行激光退火处理而熔融。 通过使熔融的无定形沟道区域结晶来形成横向生长的多晶沟道区域。

公开(公告)号：KR1020070074748A

公开(公告)日：2007-07-18

申请号：KR1020060002687

申请日：2006-01-10

Applicant: 삼성전자주식회사

Inventor： 타카시노구치 ,  김종만 ,  권장연 ,  박경배 ,  정지심 ,  임혁

IPC: H01L29/786 ,  H05B33/00

CPC classification number: H01L29/78645 ,  H01L27/1288 ,  H01L27/3244 ,  H01L29/78624 ,  H01L29/78696 ,  H01L27/1214

Abstract: A transistor is provided to reduce fabricating cost of a transistor and a display using the transistor by enabling formation of an offset structure without using a mask. Two polycrystalline silicon layers(10a) are disposed in parallel with each other, having doped high-conductive regions at their both ends and a channel region between the two high-conductive regions. A gate(12) is extended in a direction crossing the two polycrystalline silicon layers. A gate insulation layer is interposed between the gate and the polycrystalline silicon layers. Low-conductive regions(10e) are formed between the channel region of polycrystalline silicon and the high-conductive region, confronting each other and adjoining the edge of one side of the gate. Impurities having a low density can be doped into the low-conductive region as compared with the high-conductive region.

Abstract translation: 提供晶体管以通过在不使用掩模的情况下形成偏移结构来降低晶体管和使用晶体管的显示器的制造成本。 两个多晶硅层（10a）彼此平行地设置，在其两端具有掺杂的高导电区域和两个高导电区域之间的沟道区域。 栅极（12）沿与两个多晶硅层交叉的方向延伸。 栅极绝缘层介于栅极和多晶硅层之间。 低导电区域（10e）形成在多晶硅的沟道区域和相互面对并邻接栅极一侧边缘的高导电区域之间。 与高导电区域相比，可以将具有低密度的杂质掺杂到低导电区域中。

公开(公告)号：KR100707175B1

公开(公告)日：2007-04-13

申请号：KR1020050003192

申请日：2005-01-13

Applicant: 삼성전자주식회사

Inventor： 조세영 ,  임혁 ,  타카시노구치 ,  권장연

IPC: H01L29/786

CPC classification number: H01L21/268 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/4958 ,  H01L29/66575 ,  H01L29/66757 ,  H01L29/66772

Abstract: 본 발명은 열에 강한 제 1 게이트 전극과 반사도가 높은 제 2 게이트를 사용함으로써 열처리 과정에서 게이트 전극 하부의 실리콘층이 손상되는 것을 방지한 박막 트랜지스터 및 그 제조 방법을 개시한다. 본 발명에 따르면, 게이트 전극 하부에 있는 실리콘층 양측의 도핑 영역을 열처리하여 소스와 드레인을 형성함으로써 박막 트랜지스터를 제조하는 방법은, 상기 게이트 전극은, 내열성 재료로 이루어지는 제 1 게이트 전극과 상기 제 1 게이트 전극 위에 형성되며 광반사성 금속으로 이루어지는 제 2 게이트 전극으로 구성된 복층 구조의 전극을 사용하며, 상기 실리콘층 상면에서부터 전체적으로 레이저 빔을 조사하여 상기 도핑 영역을 열처리하는 것을 특징으로 한다.

公开(公告)号：KR1020060082619A

公开(公告)日：2006-07-19

申请号：KR1020050003192

申请日：2005-01-13

Applicant: 삼성전자주식회사

Inventor： 조세영 ,  임혁 ,  타카시노구치 ,  권장연

IPC: H01L29/786

CPC classification number: H01L21/268 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/4958 ,  H01L29/66575 ,  H01L29/66757 ,  H01L29/66772

Abstract: 본 발명은 열에 강한 제 1 게이트 전극과 반사도가 높은 제 2 게이트를 사용함으로써 열처리 과정에서 게이트 전극 하부의 실리콘층이 손상되는 것을 방지한 박막 트랜지스터 및 그 제조 방법을 개시한다. 본 발명에 따르면, 게이트 전극 하부에 있는 실리콘층 양측의 도핑 영역을 열처리하여 소스와 드레인을 형성함으로써 박막 트랜지스터를 제조하는 방법은, 상기 게이트 전극은, 내열성 재료로 이루어지는 제 1 게이트 전극과 상기 제 1 게이트 전극 위에 형성되며 광반사성 금속으로 이루어지는 제 2 게이트 전극으로 구성된 복층 구조의 전극을 사용하며, 상기 실리콘층 상면에서부터 전체적으로 레이저 빔을 조사하여 상기 도핑 영역을 열처리하는 것을 특징으로 한다.

公开(公告)号：KR1020060054514A

公开(公告)日：2006-05-22

申请号：KR1020040093575

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  타카시노구치 ,  선우문욱 ,  정지심

IPC: H01L21/3065

CPC classification number: H01L21/6838 ,  H01J37/32715 ,  H01L21/67069

Abstract: 건식 식각 장치가 개시된다.
개시되는 건식 식각 장치는 플렉서블(flexible) 기판이 내부에 수용되는 반응실; 상기 반응실의 상부에 설치되는 상부 전극; 상기 반응실의 하부에 설치되는 하부 전극; 상기 상부 전극과 상기 하부 전극에 소정 전원을 공급하는 전원장치; 상기 플렉서블 기판에 반응가스를 공급하는 가스공급부; 및 상기 플렉서블 기판에 흡입력을 가하여 상기 플렉서블 기판을 편평하게 유지하는 흡입부;를 구비한다. 또한, 상기 건식 식각 장치는 플라스마에 바이어스(bias)를 가하여 상기 플라스마 내의 이온을 가속시키는 바이어스부를 구비할 수 있다.
본 발명에 따른 건식 식각 장치에 의하면, 흡입홀이 구비되어 식각 공정 중에 상기 플렉서블 기판이 편평하게 유지될 뿐만 아니라, 바이어스 전극이 마련되어 플렉서블 기판에 대한 이온 등의 충돌이 증진된다. 따라서, 상기 플렉서블 기판이 균일하고 효율적으로 식각될 수 있는 장점이 있다.

公开(公告)号：KR101186292B1

公开(公告)日：2012-09-27

申请号：KR1020060002687

申请日：2006-01-10

Applicant: 삼성전자주식회사

Inventor： 타카시노구치 ,  김종만 ,  권장연 ,  박경배 ,  정지심 ,  임혁

IPC: H01L29/786 ,  H05B33/00

CPC classification number: H01L29/78645 ,  H01L27/1288 ,  H01L27/3244 ,  H01L29/78624 ,  H01L29/78696

Abstract: 트랜지스터와 트랜지스터의 제조방법 및 이를 이용하는 유기발광디스플레이에 관해 개시된다. 개시된 트랜지스터는 상호 나란하게 배치되어 각 양단에 도핑된 고전도 영역과 양 고전도 영역 사이의 채널 영역을 각각 가지는 두 개의 다결정 실리콘층; 두 다결정 실리콘층을 공히 가로지르는 방향으로 연장되는 게이트; 그리고 상기 게이트와 상기 다결정 실리콘층들의 사이에 개재되는 게이트 절연층;을 구비하고, 상기 게이트의 일측 가장자리에 인접하여 마련되는 것으로 다결정 실리콘의 채널 영역과 고전도 영역 사이에는 상호 마주 보는 저전도영역이 형성되어 있는 구조를 갖는다. 구조적으로 길이가 연장된 채널을 가지며 그리고 마스크 없이 형성가능한 오프셋구조 또는 저도핑영역을 갖는다.
OLED, 다결정,TFT, LDD

公开(公告)号：KR101176540B1

公开(公告)日：2012-08-24

申请号：KR1020050116887

申请日：2005-12-02

Applicant: 삼성전자주식회사

Inventor： 후아샹잉 ,  타카시노구치 ,  임혁 ,  선우문욱 ,  조세영

IPC: H01L29/786 ,  H05B33/00

CPC classification number: H01L27/12 ,  H01L29/78609 ,  H01L29/78696

Abstract: 비선형적 전자이동경로의 채널을 가지는 TFT 및 이를 적용하는 유기발광디스플레이에 대해 기술한다. 개시된 TFT는 전자의 이동 경로를 비선형화하는 영역(이하, 비선형화 영역)을 가지는 Si-계 채널, 상기 채널 양측에 마련되는 소스와 드레인, 상기 채널의 상방에 위치하는 것으로 상기 비선형화 영역을 커버하는 게이트, 상기 채널과 게이트 사이에 개재되는 절연층, 그리고 상기 채널 및 그 양측의 소스와 드레인을 지지하는 기판을 구비한다. 비선형적 채널에 의하면 유효 채널의 길이가 증대되고 전자 흐름에 대한 베리어 생성으로 이동도가 감소하고 따라서 누설전류가 감소한다.
이동도, 다결정, 비선형 채널, 반도체, TFT