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公开(公告)号：KR20210026546A
公开(公告)日：2021-03-10
申请号：KR1020190107487A
申请日：2019-08-30
Applicant: 삼성전자주식회사
IPC: H01L21/56 , H01L21/52 , H01L23/00 , H01L23/485 , H01L23/498 , H01L23/522
CPC classification number: H01L23/3128 , H01L21/6835 , H01L21/52 , H01L21/56 , H01L21/565 , H01L23/485 , H01L23/49816 , H01L23/522 , H01L24/11 , H01L24/19 , H01L24/27 , H01L21/568 , H01L2221/68345 , H01L23/293
Abstract: 반도체 패키지 제조 방법이 제공된다. 반도체 패키지 제조 방법은, 제1 캐리어 상에 제1 배리어층(barrier layer)을 형성하고, 제1 배리어층 상에, 제1 배리어층의 적어도 일부를 노출시키는 개구부를 포함하는 희생층을 형성하고, 제1 배리어층 및 희생층 상에 제2 배리어층을 형성하고, 개구부 내에 제1 절연층을 형성하되, 제1 절연층의 상면은 희생층 상의 제2 배리어층의 상면보다 높게 형성되고, 제1 절연층 및 제2 배리어층 상에, 재배선층과 재배선층을 감싸는 제2 절연층을 포함하는 재배선 구조체를 형성하고, 재배선 구조체 상에 반도체 칩을 실장하고, 반도체 칩 상에 제2 캐리어를 부착하고 제1 캐리어를 제거하고, 제1 배리어층, 희생층 및 제2 배리어층을 제거하고, 노출된 재배선 구조체 상에 솔더볼을 형성한다.
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公开(公告)号：KR1020140011580A
公开(公告)日：2014-01-29
申请号：KR1020120077861
申请日：2012-07-17
Applicant: 삼성전자주식회사
CPC classification number: H01L23/49541 , H01L21/561 , H01L21/565 , H01L23/13 , H01L2224/16
Abstract: Provided is a low die apparatus for a semiconductor molding apparatus. The low die apparatus for a semiconductor molding apparatus includes a mounting surface for mounting circuit substrate chips including through holes, and window patterns extended in a first direction in the lower part of the circuit substrate chip and arranged with the through hole formed on each circuit substrate chip. The window pattern includes a first path pattern having a first width, and a second path pattern having a second width.
Abstract translation: 提供一种用于半导体成型装置的低模装置。 半导体成形装置的低模装置包括：安装电路基板芯片的安装面，其包括通孔，在电路基板芯片的下部沿第一方向延伸的窗口图案，并配置有形成在每个电路基板上的通孔 芯片。 窗口图案包括具有第一宽度的第一路径图案和具有第二宽度的第二路径图案。
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公开(公告)号：KR1020160025945A
公开(公告)日：2016-03-09
申请号：KR1020140113472
申请日：2014-08-28
Applicant: 삼성전자주식회사
IPC: H01L25/065 , H01L23/12
CPC classification number: H01L25/18 , H01L23/13 , H01L23/3107 , H01L23/49833 , H01L25/0652 , H01L25/0657 , H01L2224/04042 , H01L2224/05553 , H01L2224/06135 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48147 , H01L2224/48227 , H01L2224/49175 , H01L2224/73265 , H01L2225/06506 , H01L2225/0651 , H01L2225/06562 , H01L2924/1434 , H01L2924/15153 , H01L2924/15159 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2924/00
Abstract: 하부기판, 및상기하부기판상에배치되고, 제1 캐비티를갖는상부기판을포함하는패키지기판, 상기제1 캐비티내에배치된제1 반도체칩 및상기상부기판상에상기제1 캐비티와부분적으로수직으로중첩하도록배치된칩 스택을포함하는반도체패키지가설명된다.
Abstract translation: 说明的是半导体封装，其包括：包括底部基板和顶部基板的封装基板，该基板布置在底部基板上并具有第一空腔; 布置在所述第一腔中的第一半导体芯片; 以及布置成与顶部基板上的第一空腔垂直并部分重叠的芯片堆叠。 本发明的目的是提供能够在满足大容量的数据存储和数据输入/输出高速处理的同时保持小尺寸的半导体封装。
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Patent Agency Ranking
公开(公告)号：KR1020150053123A
公开(公告)日：2015-05-15
申请号：KR1020130134928
申请日：2013-11-07
Applicant: 삼성전자주식회사
CPC classification number: B23K3/0623 , B23K1/0016 , B23K1/203 , H01L21/4853 , H01L23/3128 , H01L23/49816 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/73 , H01L24/92 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L25/50 , H01L2224/0401 , H01L2224/04042 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/48228 , H01L2224/73204 , H01L2224/73265 , H01L2224/92125 , H01L2224/97 , H01L2225/0651 , H01L2225/06568 , H01L2225/1023 , H01L2225/1058 , H01L2924/00014 , H01L2924/1431 , H01L2924/1434 , H01L2924/1436 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/1815 , H01L2924/18161 , H01L2924/351 , H01L2924/37001 , H01L2924/00 , H01L2924/00012 , H01L2224/81 , H01L2224/83 , H01L2224/45099
Abstract: 본발명은솔더볼부착장치, 솔더볼부착방법및 이를포함하는반도체패키지의제조방법를제공한다. 이장치및 방법에서는차단마스크와가열수단을이용하여솔더볼만선택적으로녹일수 있다.
Abstract translation: 本发明提供一种焊球附着装置，焊球附着方法及其制造方法，该半导体封装包括该方法。 在该装置和方法中，仅使用加热单元和阻挡掩模选择性地熔化焊球。 根据本发明要解决的问题提供了能够降低功耗的焊球附着装置。 本发明提供一种能够降低半导体芯片的热损伤的焊球附着方法。
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公开(公告)号：KR1020170114832A
公开(公告)日：2017-10-16
申请号：KR1020160042411
申请日：2016-04-06
Applicant: 삼성전자주식회사
IPC: H01L25/065 , H01L23/31 , H01L23/00 , H01L23/498
CPC classification number: H01L25/0652 , H01L25/0655 , H01L25/0657 , H01L25/16 , H01L25/162 , H01L27/0802 , H01L27/0805 , H01L2224/16225 , H01L2224/48091 , H01L2225/0651 , H01L2225/06541 , H01L2225/06562 , H01L2924/19103 , H01L2924/19104 , H01L2924/00014
Abstract: 본발명의기술적사상은반도체모듈의사이즈를감소시킬수 있는수동소자패키지, 및그 수동소자패키지를포함한반도체모듈을제공한다. 그수동소자패키지는제1 기판; 상기제1 기판상에배치된복수의제1 수동소자들; 상기제1 수동소자들상에적층된제2 기판; 상기제2 기판상에배치된복수의제2 수동소자들; 및상기제1 수동소자들및 상기제2 수동소자들을밀봉하는밀봉재;를포함한다.
Abstract translation: 本发明的技术特征提供了一种半导体模块，包括无源元件封装，mitgeu无源器件封装，可以降低半导体模块的小型化。 无源器件封装包括：第一衬底; 设置在第一基板上的多个第一无源元件; 堆叠在第一无源元件上的第二衬底; 多个第二无源元件，设置在第二基板上; 以及密封第一无源元件和第二无源元件的密封材料。
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公开(公告)号：KR1020170030184A
公开(公告)日：2017-03-17
申请号：KR1020150127412
申请日：2015-09-09
Applicant: 삼성전자주식회사
CPC classification number: H01L23/552 , H01L2224/48091 , H01L2224/48228 , H01L2224/73265 , H01L2924/00014
Abstract: 반도체장치가제공된다. 반도체장치는, 배선층을포함하는기판, 상기기판상에, 상기배선층과전기적으로절연되고, 제1 접착면과상기제1 접착면에서연장되는제1 말단면을포함하는제1 실드도전층, 상기제1 실드도전층상에배치되는반도체칩, 상기제1 실드도전층상에배치되어상기반도체칩을덮는몰딩부, 상기제1 실드도전층및 상기몰딩부상에배치되고, 제2 접착면과상기제2 접착면에서연장되는제2 말단면을포함하는제2 실드도전층, 및상기제1 및제2 접착면사이에배치되고, 상면및 상기상면과대향하는하면을포함하는접합부를포함하되, 상기접합부의상기하면은상기제1 접착면과접촉하여제1 접촉면을형성하고, 상기접합부의상기상면은상기제2 접착면과접촉하여제2 접촉면을형성하고, 상기제2 접촉면의면적은상기제2 말단면의면적보다큰 반도체장치.
Abstract translation: 提供了一种半导体器件。 半导体器件，衬底，衬底包括布线层，从布线层绝缘和电，第一屏蔽导电层包括在侧第一粘合剂表面和第一粘合剂延伸的第一端部表面，其中 第一设置在半导体芯片上，设置在屏蔽导体层上的第一屏蔽导电层设置在所述模制构件上，其中所述第一屏蔽导电层以及用于覆盖半导体芯片的模制部分，所述第二接合表面和所述第二 当第二屏蔽导电层的第二端部和设置于此第二粘接线在第一mitje，顶表面和所述接头，其包括接头，包括当的上表面上的过头包括从接合表面延伸的部 银基体1，其中的结形成在接触的第二接触表面与所述第二粘合表面，形成与所述粘合剂表面接触的第一接触面的顶表面，并且所述第二端面的第二接触表面的面积 比半导体器件更大的面积。
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公开(公告)号：KR1020160040927A
公开(公告)日：2016-04-15
申请号：KR1020140134473
申请日：2014-10-06
Applicant: 삼성전자주식회사
CPC classification number: H01L23/552 , B29C70/78 , B29K2063/00 , B29L2009/005 , B29L2031/3481 , H01L21/561 , H01L21/565 , H01L21/78 , H01L24/97 , H01L25/0652 , H01L25/18 , H01L2224/16227 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/97 , H01L2225/06506 , H01L2225/0651 , H01L2924/15313 , H01L2924/181 , H01L2924/00012 , H01L2924/00014 , H01L2224/81 , H01L2224/85
Abstract: 본발명의기술적사상에의한반도체패키지의제조방법은, 기판위에반도체소자를실장하는단계; 상기반도체소자를한정하고, 적어도하나의내부측면이기울기를갖도록음각된금형을상기기판위에배치하는단계; 상기금형내에몰딩재를제공하여상기반도체소자를밀봉하는단계; 상기금형을상기기판으로부터제거하는단계; 및상기몰딩재의상면및 측면을덮도록전자기차폐막을형성하는단계;를포함한다.
Abstract translation: 根据本发明的技术思想，制造半导体封装的方法包括以下步骤：将半导体器件安装在衬底上; 在所述基板上布置模具，其中所述模具限定所述半导体器件并且被变形为使得所述模具的至少一个内侧具有斜面; 将模制材料提供到模具中以封装半导体器件; 从基板上取出模具; 以及形成电磁屏蔽层以覆盖模制材料的顶表面和侧表面。 因此，可以提高电磁屏蔽层的厚度均匀性，并且可以改善电磁屏蔽特征。
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公开(公告)号：KR1020150099118A
公开(公告)日：2015-08-31
申请号：KR1020140020671
申请日：2014-02-21
Applicant: 삼성전자주식회사
CPC classification number: H01L23/564 , H01L21/561 , H01L21/568 , H01L21/78 , H01L23/3128 , H01L23/3142 , H01L23/552 , H01L24/19 , H01L24/20 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/50 , H01L24/73 , H01L24/83 , H01L24/85 , H01L24/86 , H01L24/92 , H01L24/96 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L2224/04026 , H01L2224/04105 , H01L2224/05082 , H01L2224/05568 , H01L2224/05582 , H01L2224/12105 , H01L2224/131 , H01L2224/2919 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/48 , H01L2224/48228 , H01L2224/73215 , H01L2224/73265 , H01L2224/73267 , H01L2224/85005 , H01L2224/92165 , H01L2224/92247 , H01L2224/94 , H01L2224/97 , H01L2225/0651 , H01L2225/06537 , H01L2225/06565 , H01L2225/1023 , H01L2225/1035 , H01L2225/1041 , H01L2225/1058 , H01L2924/00014 , H01L2924/12042 , H01L2924/15311 , H01L2924/181 , H01L2224/05599 , H01L2924/00 , H01L2924/00012 , H01L2924/014 , H01L2224/03 , H01L2224/83 , H01L2224/85 , H01L2224/48227
Abstract: 전극 단자들이 형성된 웨이퍼의 액티브 면에 격자 형태로 크랙을 형성한다. 상기 액티브 면과 마주하는 웨이퍼의 뒷면을 그라인딩 한다. 상기 웨이퍼의 액티브 면에 테이프를 부착한다. 상기 테이프를 늘려 웨이퍼를 반도체 칩들로 개별화 한다. 상기 반도체 칩들 및 테이프의 표면에 실드층을 형성한다. 상기 반도체 칩들 사이의 실드층을 절단하여, 반도체 칩들의 뒷면 및 측면들에 제 1 실드 패턴이 형성된 반도체 칩들로 개별화 한다. 기판에 상기 반도체 칩들을 부착한다. 상기 반도체 칩들의 각 액티브 면에 제 2 실드 패턴을 형성한다. 상기 반도체 칩들과 기판은 본딩 와이어에 의해 전기적, 물리적으로 연결되는 반도체 패키지 제조방법이 제안된다.
Abstract translation: 在具有电极端子的晶片的有源表面上形成具有格子状的裂纹。 研磨面向活性表面的晶片的背面被研磨。 胶带附着到晶片的活性表面上。 磁带延伸以将晶片分成半导体芯片。 在带和半导体芯片的表面上形成屏蔽层。 半导体芯片之间的屏蔽层被切割成在半导体芯片的侧表面和后表面上具有第一屏蔽图案的半导体芯片。 半导体芯片附着在基板上。 在半导体芯片的每个有源表面上形成第二屏蔽图案。 半导体芯片和基板通过接合线电气和物理连接。
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