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公开(公告)号：KR20210027761A
公开(公告)日：2021-03-11
申请号：KR1020190108585A
申请日：2019-09-03
Applicant: 삼성전자주식회사
IPC: H01L21/67 , B23K26/362 , H01L21/02 , H01L21/306
CPC classification number: B08B7/0042 , B08B3/10 , B08B7/0064 , B23K26/362 , H01L21/02052 , H01L21/30604 , H01L21/31111 , H01L21/67 , H01L21/6704 , H01L21/67051 , H01L21/67075 , H01L21/67098 , H01L21/6715 , H01L21/67248 , H01L21/68764
Abstract: 웨이퍼 클리닝 장치가 제공된다. 웨이퍼 클리닝 장치는 웨이퍼가 로딩되는 챔버, 웨이퍼의 상부에 배치되고, 웨이퍼의 상면에 약액을 제공하는 노즐, 웨이퍼의 하부에 배치되는 하우징, 웨이퍼에 레이저를 조사하는 레이저 모듈, 웨이퍼와 레이저 모듈 사이에 배치되는 투명 윈도우, 및 레이저 모듈의 온(on)/오프(off)를 제어하는 제어부를 포함하되, 제어부는 레이저 모듈의 온(on)/오프(off)가 반복적으로 수행되도록 제어하여, 웨이퍼의 온도를 미리 설정된 온도 범위 내로 유지시키고, 레이저 모듈의 온(on)/오프(off)를 포함하는 하나의 사이클에서, 레이저 모듈이 온(on)되는 시간의 비율은 30% 내지 50% 이다.
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公开(公告)号：KR1020060093613A
公开(公告)日：2006-08-25
申请号：KR1020050014714
申请日：2005-02-22
Applicant: 삼성전자주식회사
IPC: H01L21/335
CPC classification number: H01L21/32134 , C09K13/02 , H01L21/28088 , H01L29/4966 , H01L29/517 , H01L29/6659 , H01L29/7833
Abstract: 금속 질화막 패턴을 갖는 트랜지스터의 형성방법들을 제공한다. 이 방법들은 금속 질화막 패턴을 형성하는 동안 그 패턴 아래의 게이트 절연막에 식각 데미지를 최소화시키는 방안을 제시해준다. 이를 위해서, 반도체 기판 상에 게이트 절연막 및 금속 질화막을 차례로 형성한다. 그리고, 상기 금속 질화막 상에 게이트 전극 및 게이트 캐핑막 패턴을 차례로 형성한다. 상기 게이트 캐핑막 패턴 및 상기 게이트 전극을 식각 마스크로 사용해서 금속 질화막 상에 식각 공정을 수행한다. 상기 식각 공정은 웨트 에천트(wet etchant)를 사용해서 수행한다.
트랜지스터, 금속 질화막, 웨트 에천트.-
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公开(公告)号：KR1020170049373A
公开(公告)日：2017-05-10
申请号：KR1020160094597
申请日：2016-07-26
Applicant: 삼성전자주식회사
IPC: H01L29/66 , H01L29/78 , H01L29/737 , H01L29/417
CPC classification number: H01L29/1054 , H01L21/823807 , H01L21/823821 , H01L27/092 , H01L27/0924 , H01L27/1104 , H01L27/1116 , H01L28/00 , H01L29/1608 , H01L29/161 , H01L29/165
Abstract: 반도체장치와그 제조방법이제공된다. 반도체장치는기판상에배치된제1 핀형구조체와제2 핀형구조체, 상기제1 핀형구조체의상부와상기제2 핀형구조체의상부에배치된게이트산화막및 상기게이트산화막상에배치된게이트전극을포함하되, 상기제1 핀형구조체는제1 실리콘게르마늄(SiGe)막과, 실리콘막이서로적층된제1 부분을포함하고, 제2 핀형구조체는상기제1 실리콘게르마늄막과제2 실리콘게르마늄막이서로적층된제2 부분을포함하고, 상기제2 실리콘게르마늄막의게르마늄원자퍼센트는상기제1 실리콘게르마늄막의게르마늄원자퍼센트보다크고, 상기실리콘막은게르마늄원자를포함하지않고, 상기실리콘막의상면과상기제2 실리콘게르마늄막의상면은실질적으로평면(coplanar)이다.
Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括一个第一销状结构和第二销状结构，所述栅极氧化膜的顶部和设置在布置在所述第一销形结构的顶部和所述第二销状结构设置在基底上，所述栅极氧化膜上的栅极电极 一但，其中，所述第一销形结构具有第一硅锗（SiGe）包括所述膜的第一部分和一个硅膜被层压到彼此，和一个第二销形结构具有所述第一硅锗膜任务2硅 - 锗膜被层压到彼此的 它包括一个第二部分，并且所述第二硅锗膜，锗原子百分比，其中，所述第一硅 - 锗膜，锗比原子％，不包括硅膜是锗原子，硅膜中，上表面和所述第二硅锗膜，上表面 银质地平面（共面）。
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公开(公告)号：KR1020140130911A
公开(公告)日：2014-11-12
申请号：KR1020130049478
申请日：2013-05-02
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66795 , H01L29/495 , H01L29/66545 , H01L29/66818 , H01L29/785
Abstract: 핀형 트랜지스터의 채널 영역에 균일한 스트레스를 인가할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 돌출된 핀형 액티브 패턴을 형성하고, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하고, 상기 게이트 스페이서의 측면과 정렬되는 측벽을 포함하는 제1 리세스를 상기 핀형 액티브 패턴 내에 형성하고, 게르마늄을 포함하는 가스를 이용하여 제1 리세스를 열처리하여, 제2 리세스를 형성하는 것을 포함한다.
Abstract translation: 本发明涉及一种用于制造半导体器件的方法，该半导体器件能够对鳍式晶体管的沟道区域施加均匀的应力。 制造半导体器件的方法包括：形成从衬底突出的鳍型有源图案，在翅片型有源图案上形成与鳍型有源图案相交的栅极图案，在栅极图案的侧壁中形成栅极间隔，形成 所述翅片型有源图案包括设置有所述栅极间隔物的侧表面的所述侧壁的第一凹部，以及通过使用包括Ge的气体在所述第一凹部上进行热处理而形成第二凹部。
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Patent Agency Ranking
公开(公告)号：KR100807220B1
公开(公告)日：2008-02-28
申请号：KR1020070010427
申请日：2007-02-01
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28282 , H01L29/4234 , H01L29/513 , H01L29/792 , H01L21/3213
Abstract: A method for fabricating a non-volatile memory device is provided to decrease a width of a charge trapping layer pattern by forming impurity regions on a substrate at both sides of a channel region. A tunnel insulation layer(102), a charge trapping layer, a blocking layer and a conductive layer are sequentially formed on a substrate(100) having a channel region(100a), and then the conductive layer is patterned to form a wordline structure(124). The blocking layer and the charge trapping layer are etched by using an acid solution as an etch solution to form a blocking layer pattern(126) and charge trapping layer pattern(128). Impurity regions(130) are formed on the substrate at both sides of channel region. The blocking layer contains aluminum oxide, and the charge trapping layer contains silicon nitride.
Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过在沟道区两侧的衬底上形成杂质区来减小电荷俘获层图案的宽度。 在具有沟道区（100a）的衬底（100）上依次形成隧道绝缘层（102），电荷俘获层，阻挡层和导电层，然后将导电层图案化以形成字线结构 124）。 通过使用酸溶液作为蚀刻溶液来蚀刻阻挡层和电荷捕获层，以形成阻挡层图案（126）和电荷俘获层图案（128）。 杂质区域（130）形成在通道区域两侧的基板上。 阻挡层含有氧化铝，电荷捕获层含有氮化硅。
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公开(公告)号：KR1020070067563A
公开(公告)日：2007-06-28
申请号：KR1020050129133
申请日：2005-12-24
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: A method for forming a floating gate is provided to prevent pitting of an active region in an etch process for forming a wordline by forming a first polysilicon layer of a great thickness. A tunnel oxide layer(200) and a mask layer are sequentially formed on a semiconductor substrate(100) wherein the mask layer can be made of a silicon nitride layer. The mask layer, the tunnel oxide layer and the semiconductor substrate are sequentially etched to form a trench. An isolation layer(500') is formed in a space between the trench of the substrate and the mask layer. The mask layer is removed to form a device region of a U-shape. A first conductive layer is conformally formed on the device region and the isolation layer. The upper part of the first conductive layer is removed to form a preliminary floating gate of a U-shape. A part of the isolation layer is removed to protrude the sidewall of the preliminary floating gate. The sidewall of the preliminary floating gate is wet-etched to have a slope.
Abstract translation: 提供了一种用于形成浮栅的方法，用于通过形成大厚度的第一多晶硅层来防止用于形成字线的蚀刻工艺中的有源区的点蚀。 隧道氧化物层（200）和掩模层依次形成在半导体衬底（100）上，其中掩模层可以由氮化硅层制成。 依次蚀刻掩模层，隧道氧化物层和半导体衬底以形成沟槽。 在衬底的沟槽和掩模层之间的空间中形成隔离层（500'）。 去除掩模层以形成U形的器件区域。 在器件区域和隔离层上共形形成第一导电层。 去除第一导电层的上部以形成U形的初步浮动栅极。 去除隔离层的一部分以突出预备浮栅的侧壁。 初步浮栅的侧壁被湿式蚀刻以具有斜率。
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公开(公告)号：KR1020070067539A
公开(公告)日：2007-06-28
申请号：KR1020050128893
申请日：2005-12-23
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: A flash memory device having a dual floating gate is provided to improve a leakage current characteristic between floating gates and active regions by floating gates composed of lower floating gates having a smaller width than that of the active regions and upper floating gates having a greater width than that of the active regions. An isolation layer is disposed in a substrate to confine a plurality of parallel active regions(115a). Lower floating gates(140a) are two-dimensionally arranged on the active regions, self-aligned with the active regions. Each lower floating gate has a bottom surface having a smaller width than that of the active region. Upper floating gates(145a) cover the lower floating gates to be self-aligned with the lower floating gates wherein each upper floating gate has a greater width than that of the active region. A control gate electrode(160) overlaps the upper surfaces of the upper floating gates, crossing the upper part of the active regions. The upper floating gates can cover a part of the sidewalls of the lower floating gates while covering the upper surfaces of the lower floating gates.
Abstract translation: 提供一种具有双浮置栅极的闪速存储器件，以通过由具有比有源区域的宽度小的下浮动栅极构成的浮动栅极和宽浮动栅极具有较大宽度的浮动栅极来提高浮置栅极和有源区域之间的漏电流特性 活跃区域的。 隔离层设置在衬底中以限制多个平行的有源区（115a）。 下浮动栅极（140a）二维排列在有源区域上，与有源区域自对准。 每个下浮动栅极具有比有源区域的宽度小的底表面。 上浮动栅极（145a）覆盖下浮动栅极以与下浮置栅极自对准，其中每个上浮置栅极具有比有源区域宽的宽度。 控制栅电极（160）与上浮动栅极的上表面重叠，与有源区的上部交叉。 上部浮动栅极可以覆盖下部浮动栅极的侧壁的一部分，同时覆盖下部浮动栅极的上表面。
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公开(公告)号：KR1020180091153A
公开(公告)日：2018-08-16
申请号：KR1020170015954
申请日：2017-02-06
Applicant: 삼성전자주식회사
IPC: H01L21/67 , H01L21/02 , H01L21/3065
Abstract: 반도체장치의제조방법이제공된다. 반도체장치의제조방법은, 유전막이형성된기판을챔버내부에배치된스테이지상에로딩하는제1 단계, 챔버내부에식각가스를제공하는제2 단계, 식각가스를이용하여유전막을제1 온도에서반응시켜반응생성물을생성하는제3 단계, 광원으로부터제공된광을이용하여유전막의온도를제1 온도보다높은제2 온도로가열시켜반응생성물을승화시키는제4 단계, 챔버내부에냉각가스를제공하여유전막의온도를제1 온도로냉각시키는제5 단계, 챔버내부에퍼지가스를제공하여식각가스및 승화된반응생성물을제거하는제6 단계를포함하되, 하나의챔버내에서, 인시츄(in-situ)로유전막이미리정해진깊이로식각될때까지제2 단계내지제6 단계를반복적으로수행한다.
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