公开(公告)号：KR20210032845A

公开(公告)日：2021-03-25

申请号：KR1020190114366A

申请日：2019-09-17

Applicant: 삼성전자주식회사

Inventor： 이승렬 ,  김용승 ,  김정택 ,  박판귀 ,  서동찬 ,  양문승 ,  정서진 ,  최민희 ,  하룡

IPC: H01L29/78 ,  H01L21/02 ,  H01L21/8234 ,  H01L29/66

CPC classification number: H01L27/0886 ,  H01L21/02532 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823468 ,  H01L29/0673 ,  H01L29/4238 ,  H01L29/66795 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/785

Abstract: 본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역, 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴, 복수의 반도체 패턴을 둘러싸며 제1 방향에 수직한 제2 방향으로 연장되고 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 제2 방향으로 연장되는 메인 게이트 전극과 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극, 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물, 및 게이트 전극의 양측에 배치되며 복수의 반도체 패턴에 연결되고 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역을 포함하고, 메인 게이트 전극의 중앙부는 제1 방향을 따라 제1 폭을 가지고, 메인 게이트 전극의 바닥부는 제1 방향을 따라 제1 폭보다 작은 제2 폭을 가지고, 서로 이웃하는 소스/드레인 영역의 중앙부의 사이는 제1 방향을 따라 제2 폭보다 작은 제3 폭을 가진다.

公开(公告)号：KR101847629B1

公开(公告)日：2018-04-10

申请号：KR1020120013807

申请日：2012-02-10

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  박상욱 ,  최민희

IPC: H01L21/318 ,  H01L21/28 ,  H01L21/3205 ,  H01L29/78

CPC classification number: H01L29/7831 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76837 ,  H01L21/823807 ,  H01L21/8258 ,  H01L23/291 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/7843 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체소자가제공된다. 본발명의일 실시예에따른반도체소자는, 기판; 기판상에위치하고, 게이트절연층및 게이트전극층을포함하는게이트구조물; 기판및 게이트구조물상에위치하고, 실리콘을포함하는제1 질화막; 및제1 질화막상에위치하고, 제1 질화막보다낮은실리콘원자분율을가지는제2 질화막을포함한다.

公开(公告)号：KR1020170059234A

公开(公告)日：2017-05-30

申请号：KR1020150163323

申请日：2015-11-20

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  강명길 ,  문강훈 ,  이초은 ,  정수진 ,  최민희 ,  허양 ,  신동석 ,  이관흠 ,  정회성

IPC: H01L29/78 ,  H01L21/8234 ,  H01L27/11 ,  H01L29/66

CPC classification number: H01L27/1104 ,  H01L23/485 ,  H01L23/5283 ,  H01L27/0886 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/456

Abstract: 반도체장치는제1 및제2 영역들을갖는기판의상기제1 영역상에형성된제1 액티브핀, 상기기판의상기제2 영역상에형성된복수의제2 액티브핀들, 상기제1 및제2 액티브핀들상에각각형성된제1 및제2 게이트구조물들, 상기제1 게이트구조물에인접한상기제1 액티브핀 상에형성된제1 소스/드레인층 구조물, 및상기제2 게이트구조물에인접한상기제2 액티브핀들의상면에공통적으로접촉하며상기제1 소스/드레인층 구조물의최상면보다높은최상면을갖는제2 소스/드레인층 구조물을포함할수 있다.

Abstract translation: 基板上形成的所述多个第二有源针，所述第一mitje形成在第一有源销的第二区域中的两个有源销，半导体器件，所述在所述衬底的具有第一mitje第二区域中的第一区域 形成，分别在公共邻近第一源极/漏极层结构中的第二活性销的顶表面上的第一mitje第二栅极结构，和形成在所述第二栅极结构，所述第一有源销邻近该第一栅极结构 以及第二源极/漏极层结构，具有比第一源极/漏极层结构的顶表面高的顶表面。

公开(公告)号：KR1020130092215A

公开(公告)日：2013-08-20

申请号：KR1020120013807

申请日：2012-02-10

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  박상욱 ,  최민희

IPC: H01L21/318 ,  H01L21/28 ,  H01L21/3205 ,  H01L29/78

CPC classification number: H01L29/7831 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76837 ,  H01L21/823807 ,  H01L21/8258 ,  H01L23/291 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/7843 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device is provided to prevent foreign materials like ions from being diffused into a gate insulating layer by forming a nitride layer on a gate including a high density thin film. CONSTITUTION: A gate structure (110) includes a gate insulating layer and a gate electrode layer. A first nitride layer (120) is formed on a substrate and the gate structure. The first nitride layer includes silicon. A second nitride layer (130) is formed on the first nitride layer. The silicon atom fraction of the second nitride layer is lower than the silicon atom fraction of the first nitride layer.

Abstract translation: 目的：提供一种半导体器件，以通过在包括高密度薄膜的栅极上形成氮化物层来防止诸如离子的异物扩散到栅极绝缘层中。 构成：栅极结构（110）包括栅极绝缘层和栅极电极层。 在衬底和栅极结构上形成第一氮化物层（120）。 第一氮化物层包括硅。 在第一氮化物层上形成第二氮化物层（130）。 第二氮化物层的硅原子分数低于第一氮化物层的硅原子分数。