公开(公告)号：KR100670782B1

公开(公告)日：2007-01-17

申请号：KR1020040090920

申请日：2004-11-09

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/3065 ,  H01L27/115

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비가 10% 내지 80%인 식각 가스나, 아르곤과 불화 메탄의 혼합 가스에 대한 불화 메탄 가스의 비(CHF
3 /Ar+CHF
3 )가 10% 내지 60%인 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다.

公开(公告)号：KR1020060042314A

公开(公告)日：2006-05-12

申请号：KR1020040090920

申请日：2004-11-09

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/3065 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/144

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 식각 가스로 아르곤과 염소의 혼합가스 또는 아르곤과 불화메탄의 혼합가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다. 이에 따라, 본 발명은 상술한 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 용이하게 건식 식각할 수 있고, 실리콘 산화막이나 티타늄 질화막과도 높은 식각 선택비를 얻을 수 있다.

公开(公告)号：KR100687709B1

公开(公告)日：2007-02-27

申请号：KR1020040089162

申请日：2004-11-04

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L27/10

CPC classification number: G11C11/5692 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/71 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144

Abstract: 복수의 개별적인 단위 상변화 메모리 소자가 수평 또는 수직으로 배치되어 있는 멀티비트형 상변화 메모리 소자 및 그 구동 방법에 대하여 개시한다. 본 발명에 따른 멀티비트형 상변화 메모리 소자는 발열성 전극과 각각 접촉하는 복수개의 접촉부로 이루어지고 각각 단위 상변화 메모리 소자를 구성하는 복수개의 활성 영역을 가지는 상변화 재료층을 구비한다. 상기 상변화 재료층은 복수개의 상기 활성 영역이 복수개의 어레이 형태로 배열되어 있는 하나의 재료층으로 구성될 수 있다. 또는, 상기 상변화 재료층은 1개 또는 복수개의 상기 활성 영역이 각각 하나의 어레이 형태로 배열되어 있는 복수개의 상변화 재료층으로 구성될 수도 있다. 이 때, 상기 복수의 상변화 재료층은 각각 동일한 수평면상에 형성될 수도 있고, 각각 동일한 수직선상에서 서로 다른 수평면상에 형성될 수도 있다.
멀티비트, 상변화 메모리, 어레이, 수평, 수직

公开(公告)号：KR1020060070290A

公开(公告)日：2006-06-23

申请号：KR1020040108976

申请日：2004-12-20

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/8247

CPC classification number: H01L45/1691 ,  H01L21/28123 ,  H01L45/1675

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 리소그래피 장비를 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하고, 폴리실리콘 패턴을 산화시켜 임계선폭이 작은 폴리실리콘 패턴을 형성한다. 상기 임계선폭이 작은 폴리실리콘 패턴을 이용하여 금속 마스크막에 미세홀을 형성할 수 있고, 상기 미세홀에 의해 절연층에 미세 접점을 형성할 수 있다. 따라서, 본 발명은 상기 미세 접점 형성 공정을 이용하여 저소비전력형 고밀도 상변화 메모리 소자를 제조할 수 있다.

公开(公告)号：KR1020060039996A

公开(公告)日：2006-05-10

申请号：KR1020040089162

申请日：2004-11-04

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L27/10

CPC classification number: G11C11/5692 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/71 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144

Abstract: 복수의 개별적인 단위 상변화 메모리 소자가 수평 또는 수직으로 배치되어 있는 멀티비트형 상변화 메모리 소자 및 그 구동 방법에 대하여 개시한다. 본 발명에 따른 멀티비트형 상변화 메모리 소자는 발열성 전극과 각각 접촉하는 복수개의 접촉부로 이루어지고 각각 단위 상변화 메모리 소자를 구성하는 복수개의 활성 영역을 가지는 상변화 재료층을 구비한다. 상기 상변화 재료층은 복수개의 상기 활성 영역이 복수개의 어레이 형태로 배열되어 있는 하나의 재료층으로 구성될 수 있다. 또는, 상기 상변화 재료층은 1개 또는 복수개의 상기 활성 영역이 각각 하나의 어레이 형태로 배열되어 있는 복수개의 상변화 재료층으로 구성될 수도 있다. 이 때, 상기 복수의 상변화 재료층은 각각 동일한 수평면상에 형성될 수도 있고, 각각 동일한 수직선상에서 서로 다른 수평면상에 형성될 수도 있다.
멀티비트, 상변화 메모리, 어레이, 수평, 수직

公开(公告)号：KR100617304B1

公开(公告)日：2006-08-30

申请号：KR1020040108976

申请日：2004-12-20

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/8247

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 리소그래피 장비를 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하고, 폴리실리콘 패턴을 산화시켜 임계선폭이 작은 폴리실리콘 패턴을 형성한다. 상기 임계선폭이 작은 폴리실리콘 패턴을 이용하여 금속 마스크막에 미세홀을 형성할 수 있고, 상기 미세홀에 의해 절연층에 미세 접점을 형성할 수 있다. 따라서, 본 발명은 상기 미세 접점 형성 공정을 이용하여 저소비전력형 고밀도 상변화 메모리 소자를 제조할 수 있다.

公开(公告)号：KR100470834B1

公开(公告)日：2005-03-10

申请号：KR1020020073313

申请日：2002-11-23

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  이남열 ,  유인규 ,  김귀동 ,  류상욱 ,  조성목 ,  신웅철 ,  최규정 ,  유병곤 ,  구진근

IPC: H01L27/105

Abstract: 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법을 제공한다.본 발명은 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 것을 포함한다. 상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한 후, 상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성한다. 상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시킨다. 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성한다. 상기 강유전체막 상에 상부 전극을 형성한다. 본 발명은 적절한 확산 차폐층의 선택과 강유전체막의 제조 방법을 최적화하여 강유전체 메모리 전계 효과 트랜지스터의 특성을 향상시킬 수 있다.

公开(公告)号：KR1020040045512A

公开(公告)日：2004-06-02

申请号：KR1020020073313

申请日：2002-11-23

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  이남열 ,  유인규 ,  김귀동 ,  류상욱 ,  조성목 ,  신웅철 ,  최규정 ,  유병곤 ,  구진근

IPC: H01L27/105

Abstract: PURPOSE: A gate stack of a ferroelectric memory FET(Field Effect Transistor) and a manufacturing method thereof are provided to be capable of optimizing the electrical characteristics of the device. CONSTITUTION: A gate stack(25) of a ferroelectric memory FET is provided with a semiconductor substrate(11) and a diffusion barrier(19) formed on the semiconductor substrate. At this time, the diffusion barrier is completed by sequentially forming a silicon oxide layer(13), a silicon nitride layer(15), and a silicon oxide layer(17). The gate stack further includes a Bi-La-Ti-O ferroelectric layer(21) formed on the diffusion barrier and an upper electrode(23) formed on the ferroelectric layer. Preferably, a (BixLa1-x)4Ti3O12 layer is used as the ferroelectric layer.

Abstract translation: 目的：提供铁电存储FET（场效应晶体管）的栅极叠层及其制造方法，能够优化器件的电气特性。 构成：铁电存储器FET的栅极堆叠（25）设置有形成在半导体衬底上的半导体衬底（11）和扩散阻挡层（19）。 此时，通过依次形成氧化硅层（13），氮化硅层（15）和氧化硅层（17）来完成扩散阻挡层。 栅堆叠还包括形成在扩散阻挡层上的Bi-La-Ti-O铁电层（21）和形成在强电介质层上的上电极（23）。 优选使用（BixLa1-x）4Ti3O12层作为铁电体层。