公开(公告)号：JP2013101605A

公开(公告)日：2013-05-23

申请号：JP2012230295

申请日：2012-09-28

Applicant: Apple Inc ,  アップル インコーポレイテッド

Inventor： DANIEL C MURRAY ,  ANDREW J BEAUMONT-SMITH ,  JOHN H MYLIUS ,  PETER J BANNON ,  TAKAYANAGI TOSHI ,  CHO JUNG WOOK

IPC: G06F15/78 ,  G06F9/38

CPC classification number: G06F9/3836 ,  G06F1/3206 ,  G06F1/329 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3869 ,  G06F11/30 ,  G06F11/3024 ,  G06F11/3062 ,  G06F2201/81 ,  G06F2201/88 ,  H01L2924/0002 ,  Y02D10/24 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a system and method for reducing power consumption through issue throttling of selected problematic instructions.SOLUTION: A power throttle unit within a processor maintains instruction issue counts for associated instruction types chosen based on high power consumption estimates. The power throttle unit may determine whether a given instruction issue count exceeds a given threshold. In response, the power throttle unit selects given instruction types to limit each issue rate. The power throttle unit chooses an issue rate for each of the selected given instruction types and limits its associated issue rate to a chosen issue rate. The selection of given instruction types and the associated issue rate limits is programmable.

Abstract translation: 要解决的问题：提供通过发布限制所选问题指令来降低功耗的系统和方法。 解决方案：处理器内的功率节流单元维持基于高功耗估计选择的相关指令类型的指令发出计数。 功率节流单元可以确定给定的指令发出次数是否超过给定的阈值。 作为响应，功率节流单元选择给定的指令类型来限制每个发布率。 功率节流单元选择每个选定的给定指令类型的发布率，并将其相关的发行率限制为所选择的发行率。 给定指令类型的选择和相关的发行率限制是可编程的。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：GB2479452B

公开(公告)日：2012-07-18

申请号：GB201105852

申请日：2011-04-07

Applicant: APPLE INC

Inventor： CESARE JOSH P DE ,  CHO JUNG WOOK ,  TAKAYANAGI TOSHI ,  MILLET TIMOTHY J

IPC: G06F1/32

Abstract: In an embodiment, a power management unit (PMU) may automatically transition (in hardware) the performance states of one or more performance domains in a system. The target performance states to which the performance domains are to transition may be programmable in the PMU by software, and software may signal the PMU that a processor in the system is to enter the sleep state. The PMU may control the transition of the performance domains to the target performance states, and may cause the processor to enter the sleep state. In an embodiment, the PMU maybe programmable with a second set of target performance states to which the performance domains are to transition when the processor exits the sleep state. The PMU may control the transition of the performance domains to the second targeted performance states and cause the processor to exit the sleep state.

公开(公告)号：DE112016001481T5

公开(公告)日：2017-12-28

申请号：DE112016001481

申请日：2016-03-01

Applicant: APPLE INC

Inventor： TRIPATHI BRIJESH ,  SMITH ERIC G ,  MACHNICKI ERIK P ,  CHO JUNG WOOK ,  ALASHMOUNY KHALED M ,  KATTEL KIRAN B ,  BETTADA VIJAY M ,  YANG BO ,  WEI WENLONG

IPC: G01R19/165 ,  G01R19/10 ,  G01R23/165 ,  G01R31/28

Abstract: Eine Unterspannungserkennungsschaltung und ein Verfahren zum Betrieb einer IC, die Selbige einschließt, sind offenbart. In einer Ausführungsform schließt eine IC eine Unterspannungsschutzschaltung ein, die einen ersten und einen zweiten Komparator aufweist, die so konfiguriert sind, dass sie eine Versorgungsspannung mit einem ersten bzw. einem zweiten Schwellenwert vergleichen, wobei der zweite Spannungsschwellenwert größer als der erste ist. Eine Logikschaltung ist gekoppelt, um Signale vom ersten und zweiten Komparator zu empfangen. Während des Betriebs in einem Hochleistungszustand durch eine entsprechende funktionelle Schaltung ist die Logikschaltung so konfiguriert, dass sie die Umsetzung eines Drosselsignals infolge einer Anzeige, dass die Versorgungsspannung unter den ersten Schwellenwert gefallen ist, veranlasst. Ein Taktsignal, das an die funktionelle Schaltung bereitgestellt wird, kann infolge der Anzeige gedrosselt werden. Wenn die Versorgungsspannung anschließend auf einen Pegel über dem zweiten Schwellenwert steigt, kann das Drosselsignal ausgesetzt werden.

公开(公告)号：GB2479452A

公开(公告)日：2011-10-12

申请号：GB201105852

申请日：2011-04-07

Applicant: APPLE INC

Inventor： CESARE JOSH P DE ,  CHO JUNG WOOK ,  TAKAYANAGI TOSHI ,  MILLET TIMOTHY J

IPC: G06F1/32

Abstract: Automatically transitioning the performance states of components in an integrated circuit comprises a plurality of performance domains each including at least one component, and a power management unit (PMU). The PMU is configured to transition 44 at least one performance domain to a first performance state in response to a processor transitioning 40 to a different performance state (such as low performance or sleep state). The PMU may further transition the performance domain to a second performance state 52 in response to the processor exiting 48 the low performance state. The apparatus may include registers that can be programmed with the one or more performance states of the performance domains and the processor. Timestamps may be recorded 48, 54 at the time of performance domains transition. A performance state may include any combination of performance characteristics for the relevant components, such as a different operating frequency of the provided clock signal and a corresponding supply voltage.

公开(公告)号：DE112016001481B4

公开(公告)日：2021-08-26

申请号：DE112016001481

申请日：2016-03-01

Applicant: APPLE INC

Inventor： TRIPATHI BRIJESH ,  SMITH ERIC G ,  MACHNICKI ERIK P ,  CHO JUNG WOOK ,  ALASHMOUNY KHALED M ,  KATTEL KIRAN B ,  BETTADA VIJAY M ,  YANG BO ,  WEI WENLONG

IPC: G01R19/165 ,  G01R19/10 ,  G01R23/165 ,  G01R31/28

Abstract: Schaltung, umfassend:einen ersten Komparator, der so konfiguriert ist, dass er eine Versorgungsspannung mit einem ersten Spannungsschwellenwert vergleicht;einen zweiten Komparator, der so konfiguriert ist, dass er die Versorgungsspannung mit einem zweiten Spannungsschwellenwert vergleicht, wobei der zweite Spannungsschwellenwert größer als der erste Spannungsschwellenwert ist; undeine Logikschaltung, die gekoppelt ist, um erste und zweite Signale von dem ersten bzw. zweiten Komparator zu empfangen, wobei die Logikschaltung so konfiguriert ist, dass sie, wenn ein entsprechender funktioneller Schaltungsblock in einem Hochleistungszustand arbeitet, ein Drosselsignal umsetzt, wenn die Versorgungsspannung unter den ersten Spannungsschwellenwert fällt, und ferner so konfiguriert ist,dass sie das Drosselsignal in einem nicht umgesetzten Zustand hält, wenn die Versorgungsspannung über dem zweiten Spannungsschwellenwert liegt;wobei die Logikschaltung ferner so konfiguriert ist, dass sie die Umsetzung des Drosselsignals bei Betrieb in einem Leistungszustand mit einer niedrigeren Leistung als dem Hochleistungszustand verhindert und bei Übergang in den Hochleistungszustand die Umsetzung des Drosselsignals verhindert, bis die Versorgungsspannung auf einen Wert über dem zweiten Spannungsschwellenwert gestiegen ist.

公开(公告)号：AU2012227209B2

公开(公告)日：2014-01-23

申请号：AU2012227209

申请日：2012-09-19

Applicant: APPLE INC

Inventor： MURRAY DANIEL C ,  BEAUMONT-SMITH ANDREW J ,  MYLIUS JOHN H ,  BANNON PETER J ,  TAKAYANAGI TOSHI ,  CHO JUNG WOOK

IPC: G06F1/32

Abstract: A system and method for reducing power consumption through issue throttling of selected problematic instructions. A power throttle unit within a processor maintains instruction issue counts for associated instruction types. The instruction types may be a subset of supported instruction types executed by an execution core within the processor. The instruction types may be chosen based on high power consumption estimates for processing instructions of these types. The power throttle unit may determine a given instruction issue count exceeds a given threshold. In response, the power throttle unit may select given instruction types to limit a respective issue rate. The power throttle unit may choose an issue rate for each one of the selected given instruction types and limit an associated issue rate to a chosen issue rate. The selection of given instruction types and associated issue rate limits is programmable. Power Management 200 Power Manager 2 Power Processor Core Manager 100 State Machine Power State Table Power __ _ _ _ __ _ _ _ Powerr State Entry Power Code 240a Throttle Unit Entry 150 240b - Throttle Code, Other Throttle Entry Parameters Code, 240g Other Paramete Config u ration Power Operational Operational Throttle Register State Code Frequency Voltage Code 270 242 244 246 248 Throttle Code, Other Software Layer Parameters

公开(公告)号：BR102012024721A2

公开(公告)日：2013-11-26

申请号：BR102012024721

申请日：2012-09-27

Applicant: APPLE INC

Inventor： MURRAY DANIEL C ,  BEAUMONT-SMITH ANDREW J ,  MYLIUS JOHN H ,  BANNON PETER J ,  YANAGI TOSHI TAKA ,  CHO JUNG WOOK

IPC: G01R31/26 ,  G06F11/30 ,  H01L23/34

Abstract: A system and method for reducing power consumption through issue throttling of selected problematic instructions. A power throttle unit within a processor maintains instruction issue counts for associated instruction types. The instruction types may be a subset of supported instruction types executed by an execution core within the processor. The instruction types may be chosen based on high power consumption estimates for processing instructions of these types. The power throttle unit may determine a given instruction issue count exceeds a given threshold. In response, the power throttle unit may select given instruction types to limit a respective issue rate. The power throttle unit may choose an issue rate for each one of the selected given instruction types and limit an associated issue rate to a chosen issue rate. The selection of given instruction types and associated issue rate limits is programmable.

公开(公告)号：AU2011237758B2

公开(公告)日：2013-10-03

申请号：AU2011237758

申请日：2011-04-06

Applicant: APPLE INC

Inventor： DE CESARE JOSH ,  CHO JUNG WOOK ,  TAKAYANAGI TOSHI ,  MILLET TIMOTHY J

IPC: G06F1/00

Abstract: In an embodiment, a power management unit (PMU) may automatically transition (in hardware) the performance states of one or more performance domains in a system. The target performance states to which the performance domains are to transition may be programmable in the PMU by software, and software may signal the PMU that a processor in the system is to enter the sleep state. The PMU may control the transition of the performance domains to the target performance states, and may cause the processor to enter the sleep state. In an embodiment, the PMU may be programmable with a second set of target performance states to which the performance domains are to transition when the processor exits the sleep state. The PMU may control the transition of the performance domains to the second targeted performance states and cause the processor to exit the sleep state.

公开(公告)号：AU2012227209A1

公开(公告)日：2013-05-16

申请号：AU2012227209

申请日：2012-09-19

Applicant: APPLE INC

Inventor： MURRAY DANIEL C ,  BEAUMONT-SMITH ANDREW J ,  MYLIUS JOHN H ,  BANNON PETER J ,  TAKAYANAGI TOSHI ,  CHO JUNG WOOK

IPC: G06F1/32

Abstract: A system and method for reducing power consumption through issue throttling of selected problematic instructions. A power throttle unit within a processor maintains instruction issue counts for associated instruction types. The instruction types may be a subset of supported instruction types executed by an execution core within the processor. The instruction types may be chosen based on high power consumption estimates for processing instructions of these types. The power throttle unit may determine a given instruction issue count exceeds a given threshold. In response, the power throttle unit may select given instruction types to limit a respective issue rate. The power throttle unit may choose an issue rate for each one of the selected given instruction types and limit an associated issue rate to a chosen issue rate. The selection of given instruction types and associated issue rate limits is programmable. Power Management 200 Power Manager 2 Power Processor Core Manager 100 State Machine Power State Table Power __ _ _ _ __ _ _ _ Powerr State Entry Power Code 240a Throttle Unit Entry 150 240b - Throttle Code, Other Throttle Entry Parameters Code, 240g Other Paramete Config u ration Power Operational Operational Throttle Register State Code Frequency Voltage Code 270 242 244 246 248 Throttle Code, Other Software Layer Parameters

公开(公告)号：MX2012011619A

公开(公告)日：2012-11-30

申请号：MX2012011619

申请日：2011-04-06

Applicant: APPLE INC

Inventor： CESARE JOSH DE ,  CHO JUNG WOOK ,  TAKAYANAGI TOSHI ,  MILLET TIMOTHY J

IPC: G06F1/00

Abstract: En una modalidad, una unidad de administración de energía (PMU) puede transitar automáticamente (en el hardware) los estados de rendimiento de uno o más dominios de rendimiento en un sistema. Los estados de rendimiento objetivo a los cuales los dominios de rendimiento deben transitar pueden ser programables en la PMU por el software, y el software puede indicar a la PMU que un procesador en el sistema debe entrar al estado de reposo. La PMU puede controlar la transición de los dominios de rendimiento a los estados de rendimiento objetivo, y puede ocasionar que el procesador entre al estado de reposo. En una modalidad, la PMU puede ser programable con un segundo conjunto de estados de rendimiento objetivo a los cuales los dominios de rendimiento deben transitar cuando el procesador sale del estado de reposo. La PMU puede controlar la transición de los dominios de rendimiento a los segundos estados de rendimiento objetivo, y ocasionar que el procesador salga del estado de reposo.