公开(公告)号：EP2815321A4

公开(公告)日：2015-02-25

申请号：EP13749682

申请日：2013-01-08

Applicant: IBM

Inventor： DODSON JOHN STEVEN ,  STUECHELI JEFFREY ,  BRITTAIN MARK ANDREW ,  POWELL STEPHEN ,  RETTER ERIC EUGENE

IPC: G06F12/00 ,  G06F13/16 ,  G11C11/406

CPC classification number: G11C11/40607 ,  G06F13/1626 ,  G06F13/1689

公开(公告)号：DE112012005014T5

公开(公告)日：2014-08-28

申请号：DE112012005014

申请日：2012-11-21

Applicant: IBM

Inventor： CARTER JOHN BRUCE ,  RETTER ERIC EUGENE ,  STUECHELI JEFFREY A ,  RAJAMANI KARTHICK ,  MEALEY BRUCE

IPC: G06F7/38 ,  G06F7/76

Abstract: Bereitgestellt werden Mechanismen zum Ausführen einer arithmetischen Gleitkommaoperation in einem Datenverarbeitungssystem. Eine Vielzahl von Gleitkommaoperanden der arithmetischen Gleitkommaoperation wird empfangen, und Bits in einer Mantisse von mindestens einem Gleitkommaoperanden aus der Vielzahl von Gleitkommaoperanden werden verschoben. Ein oder mehrere Bits der Mantisse, die aus dem Bitbereich der Mantisse von mindestens einem Gleitkommaoperanden heraus verschoben werden, werden gespeichert, und ein Vektorwert wird auf der Grundlage des bzw. der gespeicherten einen oder mehreren Bits der Mantisse erzeugt, die aus dem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden. Ein Ergebniswert wird für die arithmetische Gleitkommaoperation auf der Grundlage des Vektorwerts und der Vielzahl von Gleitkommaoperanden erzeugt.

公开(公告)号：GB2498426A

公开(公告)日：2013-07-17

申请号：GB201221061

申请日：2012-11-23

Applicant: IBM

Inventor： DODSON JOHN STEVEN ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  WRIGHT KENNETH

IPC: G06F1/32 ,  G06F13/16

Abstract: A method for synchronising memory controllers, each controlling a partition of a partitioned memory subsystem, comprises forwarding 606 a synchronisation command to a pre-determined master memory controller, the command including information identifying (selecting) a group of controllers to be synchronised. The master controller then forwards 608 the command to each memory controller, including the master memory controller itself. Each controller then de-asserts 612 a status bit to confirm that they have receiving the command, and then each of the selected memory controllers forward 616 the command to associated power logic which powers the memory controller. The power logic then resets its timers so that the associated controllers are synchronised. This method is for throttled systems where a memory controller can only perform a certain number of commands in a predetermined time window, so that the windows of memory controllers completing the same task (where the memory channels are interleaved, for example) can be aligned with each other. Timers can be set to ensure the process is repeated if synchronisation in the same clock cycle fails.

公开(公告)号：GB2511986A

公开(公告)日：2014-09-17

申请号：GB201411244

申请日：2012-11-21

Applicant: IBM

Inventor： STUECHELI JEFFREY A ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  MEALEY BRUCE ,  CARTER JOHN BRUCE

IPC: G06F7/483 ,  G06F5/01

Abstract: Mechanisms are provided for performing a floating point arithmetic operation in a data processing system. A plurality of floating point operands of the floating point arithmetic operation are received and bits in a mantissa of at least one floating point operand of the plurality of floating point operands are shifted. One or more bits of the mantissa that are shifted outside a range of bits of the mantissa of at least one floating point operand are stored and a vector value is generated based on the stored one or more bits of the mantissa that are shifted outside of the range of bits of the mantissa of the at least one floating point operand. A resultant value is generated for the floating point arithmetic operation based on the vector value and the plurality of floating point operands.

公开(公告)号：DE112012005014B4

公开(公告)日：2022-02-03

申请号：DE112012005014

申请日：2012-11-21

Applicant: IBM

Inventor： STUECHELI JEFFREY A ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  MEALEY BRUCE ,  CARTER JOHN BRUCE

IPC: G06F7/38 ,  G06F7/58 ,  G06F7/76

Abstract: Verfahren in einem Datenverarbeitungssystem zum Ausführen einer arithmetischen Gleitkommaoperation, wobei das Verfahren aufweist:in der Hardwarelogik des Datenverarbeitungssystems Empfangen einer Vielzahl von Gleitkommaoperanden der arithmetischen Gleitkommaoperation;durch die Hardwarelogik Verschieben von Bits in einer Mantisse von mindestens einem Gleitkommaoperanden aus der Vielzahl von Gleitkommaoperanden;durch die Hardwarelogik Speichern von einem oder mehreren Bits der Mantisse, die aus einem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden;durch die Hardwarelogik Erzeugen eines Vektorwerts, der auf dem bzw. den gespeicherten einen oder mehreren Bits der Mantisse beruht, die aus dem Bitbereich der signifikanten Bits des mindestens einen Gleitkommaoperanden heraus verschoben werden; unddurch die Hardwarelogik Erzeugen eines Ergebniswerts für die arithmetische Gleitkommaoperation auf der Grundlage des Vektorwerts und der Vielzahl der Gleitkommaoperandenwobei das Speichern von einem oder mehreren Bits der Mantisse, die aus einem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden, aufweist: Setzen von Bits an Bitpositionen eines Sonderregisters, die dem einen oder den mehreren Bits der Mantisse entsprechen, die aus dem Bitbereich der Mantisse heraus verschoben werdenwobei zu jeder Bitposition in dem Sonderregister ein anderes Wahrscheinlichkeitsgewicht gehört und wobei das Erzeugen des Vektorwerts auf der Grundlage des Speicherns von einem oder mehreren Bits der Mantisse, die aus dem Bitbereich der Mantisse des mindestens einen Gleitkommaoperanden heraus verschoben werden, aufweist: Erzeugen des Vektorwerts auf der Grundlage von Wahrscheinlichkeitsgewichten, die zu den Bitpositionen gehören, für die entsprechende Bitwerte in dem Sonderregister gesetzt sind.

公开(公告)号：GB2498426B

公开(公告)日：2014-04-30

申请号：GB201221061

申请日：2012-11-23

Applicant: IBM

Inventor： DODSON JOHN STEVEN ,  RETTER ERIC EUGENE ,  RAJAMANI KARTHICK ,  WRIGHT KENNETH

IPC: G06F1/32 ,  G06F13/16

Abstract: A technique for memory command throttling in a partitioned memory subsystem includes accepting, by a master memory controller included in multiple memory controllers, a synchronization command. The synchronization command includes command data that includes an associated synchronization indication (e.g., synchronization bit(s)) for each of the multiple memory controllers and each of the multiple memory controllers controls a respective partition of the partitioned memory subsystem. In response to receiving the synchronization command, the master memory controller forwards the synchronization command to the multiple memory controllers. In response to receiving the forwarded synchronization command each of the multiple memory controllers de-asserts an associated status bit. In response to receiving the forwarded synchronization command, each of the multiple memory controllers determines whether the associated synchronization indication is asserted. Each of the multiple memory controllers with the asserted associated synchronization indication then transmits the forwarded synchronization command to associated power control logic.