公开(公告)号：DE102012202351A1

公开(公告)日：2012-08-23

申请号：DE102012202351

申请日：2012-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  KOLLER ADOLF ,  MICCOLI GIUSEPPE

IPC: H01L21/78 ,  B23K26/40 ,  H01L21/301 ,  H01L27/04

Abstract: Ein Verfahren zum Vereinzeln eines Halbleiterwafers weist das Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats; das Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und das Bestrahlen des Substrats mit einem Laserstrahl auf, um das Substrat zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche lokal zu modifizieren. Ein Wafer weist ein Substrat; einen Schichtstapel, der auf einer ersten Oberfläche des Substrats angeordnet ist, wobei der Schichtstapel zumindest eine leitfähige Verbindungsschicht aufweist; eine Grabenstruktur in dem Schichtstapel und einen Teil des Substrats als eine Grenze von zumindest einer Chipregion des Wafers; und eine modifizierte Substratregion, die zwischen einem Boden der Grabenstruktur und einer zweiten Oberfläche des Substrats gegenüberliegend zu der ersten Oberfläche angeordnet ist, auf.

公开(公告)号：DE102008049059B4

公开(公告)日：2014-12-31

申请号：DE102008049059

申请日：2008-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  MICCOLI GIUSEPPE ,  STEFFEN FRIEDRICH ,  VATER ALFRED

IPC: H01L21/301 ,  H01L21/66

Abstract: Verfahren zum Vereinzeln eines Halbleiterwafers (110), wobei das Verfahren folgende Schritte aufweist: Nassätzen von Schlitzlinien des Halbleiterwafers (110); und Trockenätzen von Schlitzlinien des Halbleiterwafers (110), wobei der Halbleiterwafer (110) ein Substrat (210) mit einer Hauptoberfläche, einem Schichtstapel, der auf der Hauptoberfläche angeordnet ist, und einer Mehrzahl von Schaltungen, die lateral innerhalb des Halbleiterwafers verteilt sind, aufweist, wobei die Schaltungen voneinander durch eine oder mehrere Schlitzlinienregionen getrennt sind, wobei der Schichtstapel ein leitfähiges Material innerhalb der Schlitzlinienregionen aufweist, wobei das Nassätzen zumindest einen Teil des leitfähigen Materials innerhalb der Schlitzlinienregionen ätzt, und wobei das Trockenätzen nach dem Nassätzen ausgeführt wird und zumindest einen Teil des Substrats (210) innerhalb der Schlitzlinienregionen ätzt.

公开(公告)号：DE102020133802B4

公开(公告)日：2022-12-29

申请号：DE102020133802

申请日：2020-12-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BHASKARAN JAYACHANDRAN ,  GÖSSEL MICHAEL

IPC: G11C15/00

Abstract: Verfahren zum Zugriff auf einen Speicher, wobei der Speicher ein Assoziativspeicher ist und eine Vielzahl von Datenwörtern aufweist, deren jedes n Speicherzellen aufweist,- bei dem ein Codewort eines k-aus-n-Codes in dem Speicher gesucht wird, wobei für mindestens eines der Datenwörter anhand des Codeworts ein Trefferkriterium bestimmt wird,- bei dem das Trefferkriterium für jedes der mehreren Datenwörter in Bezug auf mindestens ein anderes Datenwort bestimmt wird.

公开(公告)号：DE102020106055A1

公开(公告)日：2020-09-17

申请号：DE102020106055

申请日：2020-03-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  RABENALT THOMAS ,  BHASKARAN JAYACHANDRAN ,  GÖSSEL MICHAEL

IPC: G11C29/52

Abstract: Es erfolgt eine Bestimmung, dass Fehlerkorrekturcode-Funktionalität eine erste Anzahl falscher Bit in einer Speichervorrichtung detektiert hat. Bit in der Speichervorrichtung werden ausgewertet, um eine Teilmenge der Bit als Kandidatenbit zu identifizieren. Die Kandidatenbit werden ausgewertet, um zu bestimmen, ob die Fehlerkorrekturcode-Funktionalität einen Nicht-Fehlerzustand zurückgibt, bei dem keine Fehlerkorrektur durchgeführt wird, auf der Basis dessen, dass eine oder mehrere Kombinationen von Kandidatenbit invertiert werden. Wenn die Fehlerkorrekturcode-Funktionalität den Nicht-Fehlerzustand für nur eine Kombination der einen oder mehreren Kombinationen von Kandidatenbit, die invertiert werden, zurückgibt, wird die eine Kombination von Kandidatenbit korrigiert.

公开(公告)号：DE102012202351B4

公开(公告)日：2018-03-29

申请号：DE102012202351

申请日：2012-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  KOLLER ADOLF ,  MICCOLI GIUSEPPE

IPC: H01L21/78 ,  B23K26/40 ,  H01L21/301

Abstract: Verfahren zum Vereinzeln eines Halbleiterwafers (110), wobei das Verfahren folgende Schritte aufweist: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats (210); Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und Bestrahlen des Substrats (210) mit einem Laserstrahl, um das Substrat lokal zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche zu modifizieren; wobei das Bilden des Schichtstapels folgende Schritte aufweist: Bilden einer Verbindungsschicht, die eine Metallregion an dem vorgesehenen Vereinzelungsort aufweist; und Bilden einer Durchkontaktierungsschicht benachbart zu der Verbindungsschicht, wobei die Durchkontaktierungsschicht einen metallischen Durchkontaktierungsstab an dem vorgesehenen Vereinzelungsort aufweist, der die Metallregion der Verbindungsschicht kontaktiert.

公开(公告)号：DE102020133802A1

公开(公告)日：2022-06-23

申请号：DE102020133802

申请日：2020-12-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BHASKARAN JAYACHANDRAN ,  GÖSSEL MICHAEL

IPC: G11C15/00

Abstract: Es wird ein Verfahren vorgeschlagen zum Zugriff auf einen Speicher, wobei der Speicher ein Assoziativspeicher ist und eine Vielzahl von Datenwörtern aufweist, deren jedes n Speicherzellen aufweist, bei dem ein Codewort eines k-aus-n-Codes in dem Speicher gesucht wird, wobei für mindestens eines der Datenwörter anhand des Codeworts ein Trefferkriterium bestimmt wird. Weiterhin wird eine zugehörige Vorrichtung angegeben.

公开(公告)号：DE102017114337A1

公开(公告)日：2019-01-03

申请号：DE102017114337

申请日：2017-06-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SOMMER MICHAEL BERNHARD ,  BHASKARAN JAYACHANDRAN

IPC: G11C13/00

Abstract: In verschiedenen Ausführungsformen ist eine widerstandsbasierte Speichervorrichtung bereitgestellt. Die Speichervorrichtung kann mehrere elektrisch programmierbare Speicherzellen enthalten, wobei jede Speicherzelle aus den mehreren Speicherzellen mehrere widerstandsbasierte Speicherelemente enthalten kann, wobei jedes Speicherelement aus den mehreren widerstandsbasierten Speicherelementen eine erste Elektrode, eine zweite Elektrode und ein resistives Material zwischen der ersten Elektrode und der zweiten Elektrode enthält, wobei in jeder Speicherzelle eine erste Elektrode eines ersten Speicherelements aus den mehreren Speicherelementen mit einem ersten Anschluss, der konfiguriert ist, eine erste Spannung bereitzustellen, elektrisch leitfähig zu verbinden ist, die mehreren Speicherelemente in Reihe durch die jeweiligen elektrischen Verbindungen zwischen einer zweiten Elektrode jedes aus den mehreren Speicherelementen und einer ersten Elektrode eines nachfolgenden Speicherelements aus den mehreren Speicherelementen elektrisch verbunden sind, und eine zweite Elektrode eines letzten Speicherelements aus den mehreren Speicherelementen mit einem zweiten Anschluss, der konfiguriert ist, eine zweite Spannung bereitzustellen, elektrisch zu verbinden ist.

公开(公告)号：DE102008049059A1

公开(公告)日：2009-05-20

申请号：DE102008049059

申请日：2008-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  MICCOLI GIUSEPPE ,  STEFFEN FRIEDRICH ,  VATER ALFRED

IPC: H01L23/544 ,  H01L21/301 ,  H01L21/66