公开(公告)号：DE102012202351B4

公开(公告)日：2018-03-29

申请号：DE102012202351

申请日：2012-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  KOLLER ADOLF ,  MICCOLI GIUSEPPE

IPC: H01L21/78 ,  B23K26/40 ,  H01L21/301

Abstract: Verfahren zum Vereinzeln eines Halbleiterwafers (110), wobei das Verfahren folgende Schritte aufweist: Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats (210); Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und Bestrahlen des Substrats (210) mit einem Laserstrahl, um das Substrat lokal zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche zu modifizieren; wobei das Bilden des Schichtstapels folgende Schritte aufweist: Bilden einer Verbindungsschicht, die eine Metallregion an dem vorgesehenen Vereinzelungsort aufweist; und Bilden einer Durchkontaktierungsschicht benachbart zu der Verbindungsschicht, wobei die Durchkontaktierungsschicht einen metallischen Durchkontaktierungsstab an dem vorgesehenen Vereinzelungsort aufweist, der die Metallregion der Verbindungsschicht kontaktiert.

公开(公告)号：DE102008049059A1

公开(公告)日：2009-05-20

申请号：DE102008049059

申请日：2008-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  MICCOLI GIUSEPPE ,  STEFFEN FRIEDRICH ,  VATER ALFRED

IPC: H01L23/544 ,  H01L21/301 ,  H01L21/66

公开(公告)号：DE102012202351A1

公开(公告)日：2012-08-23

申请号：DE102012202351

申请日：2012-02-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  KOLLER ADOLF ,  MICCOLI GIUSEPPE

IPC: H01L21/78 ,  B23K26/40 ,  H01L21/301 ,  H01L27/04

Abstract: Ein Verfahren zum Vereinzeln eines Halbleiterwafers weist das Bilden eines Schichtstapels auf einer ersten Hauptoberfläche eines Substrats; das Ätzen des Schichtstapels und eines Teils des Substrats gemäß einem Muster, das einen vorgesehenen Vereinzelungsort definiert, um eine Grabenstruktur zu erhalten; und das Bestrahlen des Substrats mit einem Laserstrahl auf, um das Substrat zwischen einem Boden der Grabenstruktur und einer zweiten Hauptoberfläche des Substrats gegenüberliegend zu der ersten Hauptoberfläche lokal zu modifizieren. Ein Wafer weist ein Substrat; einen Schichtstapel, der auf einer ersten Oberfläche des Substrats angeordnet ist, wobei der Schichtstapel zumindest eine leitfähige Verbindungsschicht aufweist; eine Grabenstruktur in dem Schichtstapel und einen Teil des Substrats als eine Grenze von zumindest einer Chipregion des Wafers; und eine modifizierte Substratregion, die zwischen einem Boden der Grabenstruktur und einer zweiten Oberfläche des Substrats gegenüberliegend zu der ersten Oberfläche angeordnet ist, auf.

公开(公告)号：DE102004025658A1

公开(公告)日：2005-12-29

申请号：DE102004025658

申请日：2004-05-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STADLER WOLFGANG ,  ERTLE WERNER ,  GOLLER BERND ,  HORN MICHAEL ,  HERMANN MANFRED ,  MICCOLI GIUSEPPE

IPC: H01L21/60 ,  H01L23/485 ,  H01L23/50 ,  H01L23/62

Abstract: A semiconductor circuit containing a pad for electrical bonding of the semiconductor circuit and a metal arrangement disposed beneath the pad. The metal arrangement is in a metal layer of the semiconductor circuit located closest to the pad and is electrically insulated from the pad and from a strip conductor located beneath the metal arrangement. More than one metal layer can contain a metal arrangement. Each metal arrangement is a full-area plate that overlaps all edges of the pad or has a regular structure of small square plates. If adjacent metal arrangements are constructed from small plates, the plates in one metal arrangement overlap to cover gaps in the other metal arrangement.

公开(公告)号：DE102008049059B4

公开(公告)日：2014-12-31

申请号：DE102008049059

申请日：2008-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BHASKARAN JAYACHANDRAN ,  MICCOLI GIUSEPPE ,  STEFFEN FRIEDRICH ,  VATER ALFRED

IPC: H01L21/301 ,  H01L21/66

Abstract: Verfahren zum Vereinzeln eines Halbleiterwafers (110), wobei das Verfahren folgende Schritte aufweist: Nassätzen von Schlitzlinien des Halbleiterwafers (110); und Trockenätzen von Schlitzlinien des Halbleiterwafers (110), wobei der Halbleiterwafer (110) ein Substrat (210) mit einer Hauptoberfläche, einem Schichtstapel, der auf der Hauptoberfläche angeordnet ist, und einer Mehrzahl von Schaltungen, die lateral innerhalb des Halbleiterwafers verteilt sind, aufweist, wobei die Schaltungen voneinander durch eine oder mehrere Schlitzlinienregionen getrennt sind, wobei der Schichtstapel ein leitfähiges Material innerhalb der Schlitzlinienregionen aufweist, wobei das Nassätzen zumindest einen Teil des leitfähigen Materials innerhalb der Schlitzlinienregionen ätzt, und wobei das Trockenätzen nach dem Nassätzen ausgeführt wird und zumindest einen Teil des Substrats (210) innerhalb der Schlitzlinienregionen ätzt.