公开(公告)号：KR20200144496A

公开(公告)日：2020-12-29

申请号：KR20200072746

申请日：2020-06-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BIRNER ALBERT ,  BRECH HELMUT ,  TWYNAM JOHN

IPC: H01L29/778 ,  H01L21/02 ,  H01L29/20 ,  H01L29/66

Abstract: 일실시예에서, 반도체장치는, 적어도하나의Ⅲ족질화물의에피택셜성장을지지할수 있는제 1 표면을갖는지지층과, 지지층의제 1 표면상에위치한에피택셜Ⅲ족질화물계다층구조물과, 상기지지층의제 1 표면에위치한기생채널억제영역을포함한다.

公开(公告)号：JP2007049121A

公开(公告)日：2007-02-22

申请号：JP2006175042

申请日：2006-06-26

Applicant: Infineon Technologies Ag ,  インフィネオン テヒノロギーズ アーゲーInfineon TechnologiesAG

Inventor： BIRNER ALBERT ,  WEBER ANDREAS ,  WEIS ROLF

IPC: H01L21/76 ,  H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L29/78

CPC classification number: H01L21/76224 ,  H01L27/10873 ,  H01L29/1037

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor structure, corresponding to a formation method for a semiconductor structure after improving the formation method, and to improve the shape of active region.
SOLUTION: The formation method includes a step for providing a semiconductor substrate having an active region with a structure for exposing the upper side, a step for forming at least one STI trench adjacent to the active region and having an insulating filler extended to a part above the upper side of the active region, a step for forming an STI divot (adjacent to the active region and making an edge of the exposed upper side of the active region exposed) to the insulating filler, a step for forming a hydrogen termination region to the exposed upper side of the active region, and a step for forming a round part (KV; KV') to the edge of the active region so that the upper side of the active region is continuously connected to the STI divot, while executing heat treatment in a hydrogen atmosphere.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种半导体结构，其对应于在改善形成方法之后的半导体结构的形成方法，并且改善有源区的形状。 解决方案：所述形成方法包括提供具有具有用于暴露上侧的结构的有源区的半导体衬底的步骤，用于形成邻近有源区的至少一个STI沟槽并具有延伸到 在有源区的上侧上方的部分，用于形成STI绝缘体（与有源区相邻并使暴露的有源区的暴露上侧的边缘）暴露于绝缘填料的步骤，形成氢 终止区域到有源区域的暴露的上侧;以及用于向有源区域的边缘形成圆形部分（KV; KV'）的步骤，使得有源区域的上侧连续地连接到STI纹路， 同时在氢气氛中进行热处理。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：WO03028093A3

公开(公告)日：2003-08-14

申请号：PCT/DE0203023

申请日：2002-08-19

Applicant: INFINEON TECHNOLOGIES AG ,  BIRNER ALBERT ,  BREUER STEFFEN ,  GOLDBACH MATTHIAS ,  LUETZEN JOERN ,  SCHUMANN DIRK

Inventor： BIRNER ALBERT ,  BREUER STEFFEN ,  GOLDBACH MATTHIAS ,  LUETZEN JOERN ,  SCHUMANN DIRK

IPC: H01L21/8242 ,  H01L27/12 ,  H01L21/762

CPC classification number: H01L27/10864 ,  H01L27/10867 ,  H01L27/1203

Abstract: The invention relates to a method for the generation of a Silicon-On-Insulator layer structure on a silicon surface with any shape, whereby the Silicon-On-Insulator structure can only be produced locally. The method comprises the formation of mesopores (10) in the silicon surface region (3), the oxidation of the mesopore surface to give silicon oxide and web regions (22) of single-crystal silicon, remaining between adjacent mesopores (10), whereby said step is terminated as soon as a given minimum silicon wall strength for the web regions (22) is achieved, the release of the web regions (22) between adjacent mesopores at the end away from the semiconductor substrate (2) is carried out and a selective epitaxial process by means of which silicon is selectively grown on the released web regions (22) relative to the silicon oxide regions (11). The method can be used for the production of a vertical transistor and a memory cell with such a selection transistor.

Abstract translation: 本发明涉及一种用于在与该硅 - 绝缘体结构也可本地产生的任何几何形状的硅表面上制作绝缘层结构的硅的方法。 该方法包括：在硅表面面积（3），中孔表面的氧化，以形成单晶硅，其保持（10）相邻的中孔之间的氧化硅和陆地区域（22）中孔（10）的形成，所述步骤 将立即终止陆块区的一个预定的最小硅的壁厚（22）达到，相对的端部暴露于半导体衬底（2）的布置陆地区域相邻的孔（22）之间; 并通过硅到暴露的陆地区域（22）（11）执行选择性外延工艺，对氧化硅的选择性区域长大。 该方法可被用于制造垂直晶体管和具有这样的选择晶体管的存储单元。

公开(公告)号：WO0239501A3

公开(公告)日：2003-03-13

申请号：PCT/EP0112733

申请日：2001-11-02

Applicant: INFINEON TECHNOLOGIES AG ,  BIRNER ALBERT ,  FRANOSCH MARTIN ,  GOLDBACH MATTHIAS

Inventor： BIRNER ALBERT ,  FRANOSCH MARTIN ,  GOLDBACH MATTHIAS

IPC: H01L21/3063 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/334

CPC classification number: H01L27/1087

Abstract: The invention relates to a method for producing trench capacitors having trenches (3-9) with mesopores (3-12). These trench capacitors are suited both for discrete capacitors and for integrated semiconductor memories. The mesopores significantly increase the surface for electrodes for the trench capacitors and thereby the capacitance of the trench capacitors. According to the invention, the mesopores, which are small channels similar to those made by woodworms and which have diameters ranging from 2 to 50 nm, are electrochemically produced. This method enables the production of capacitances with a high capacitance-to-volume ratio. The invention is additionally advantageous in that the growth of the mesopores stops once the mesopores reach a minimal distance from another mesopore or from adjacent trenches (self-passivation). As a result, the formation of short circuits between two adjacent mesopores can be prevented in a self-regulated manner. The invention also relates to a semiconductor component comprising at least one trench capacitor on the front side of a semiconductor substrate, which can be produced using the inventive method.

Abstract translation: 提供了一种用于生产电容器的描述严重具有沟槽（3-9）与孔（3-12）。 这种严重的电容器适于分立电容器作为用于集成半导体存储器。 中孔增加的电极，用于电容器坟墓表面积，因此显著坟墓电容器的容量。 中孔是具有在根据本发明的通过电化学方法产生2至50nm范围内的直径小holzwurm孔状的通道。 该方法允许容量的产生具有大容量 - 体积比。 进一步的优点是，中孔的生长最新然后进入静止状态时的孔到达另一中孔或相邻的沟槽（个体钝化）的最小距离。 以这种方式，甚至调节“短裤”形成的两个相邻孔之间被避免。 此外，半导体器件描述了一种具有在其上可与本发明方法制造的半导体衬底的前侧的至少一个严重电容器。

公开(公告)号：WO03017331A2

公开(公告)日：2003-02-27

申请号：PCT/DE0202559

申请日：2002-07-12

Applicant: INFINEON TECHNOLOGIES AG ,  BIRNER ALBERT ,  GOLDBACH MATTHIAS ,  SCHLOESSER TILL

Inventor： BIRNER ALBERT ,  GOLDBACH MATTHIAS ,  SCHLOESSER TILL

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/00

CPC classification number: H01L27/10864 ,  H01L27/10867 ,  H01L27/10876

Abstract: The top capacitor electrode (10) of the trench capacitor is connected to an epitactically grown source/drain area (21) of the selection transistor (20) by an annular, monocrystalline Si contacting area (7.1). The gate electrode layer (24) has an oval peripheral course around the transistor (20), wherein the oval peripheral courses of the gate electrode layers (24) form overlapping areas (24.3) of memory cells placed in rows next to one another along a word line in order to enhance packing density.

Abstract translation: 坟墓电容器的上电容器电极（10）由连接到外延生长的源的管状单晶Si接触区域（7.1）形成/漏极选择晶体管（20）的区域（21）。 栅电极层（24）具有的晶体管（20）围绕椭圆周过程中，形成沿着存储器单元的字线，以增加重叠区域（24.3）的填充密度排成一列的栅电极层（24）的椭圆形的圆周轮廓。

公开(公告)号：WO03010826A2

公开(公告)日：2003-02-06

申请号：PCT/EP0207593

申请日：2002-07-08

Applicant: INFINEON TECHNOLOGIES AG ,  BIRNER ALBERT ,  LUETZEN JOERN

Inventor： BIRNER ALBERT ,  LUETZEN JOERN

IPC: H01L21/336 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/00

CPC classification number: H01L27/10864 ,  H01L27/10841 ,  H01L27/10867 ,  H01L27/10876 ,  H01L29/66666

Abstract: In order to produce a vertical transistor, a trench (4) is provided whose lateral wall (6) is formed by a monocrystalline semiconductor substrate (2) and whose bottom (8) is formed by a polycrystalline semiconductor substrate (10). A transition region (12) made of an insulating material is placed between the lateral wall (6) and the bottom (8). A semiconductor layer is deposited selective to the material of the transition region (12) whereby enabling an epitaxial semiconductor layer (24) to grow on the lateral wall (6) and a semiconductor layer (26) to grow on the bottom (8), whereby these a space remains between these layers. The deposited semiconductor layers (24, 26) are covered with a thin dielectric (28) that only partially limits a current flow, and the space is filled with a conductive material (30). During a subsequent thermal treatment, dopants diffuse out of the conductive material (30) and into the epitaxial semiconductor layer (26) and form a dopant region (44) therein. The thin dielectric (28) limits the diffusion of the dopants into the semiconductor substrate (2) and prevents the spreading of crystal lattice faults into the epitaxial semiconductor layer (26).

Abstract translation: 用于制造垂直晶体管，沟槽（4）的单晶半导体衬底（2）和（8）的多晶半导体衬底（10）形成其侧壁，其底部的提供（6）。 所述侧壁（6）和底部（8）之间是由绝缘材料制成的过渡区域（12）。 选择性地向所述过渡区域（12）的材料，半导体层被沉积，以便在侧壁（6），一个外延半导体层（24）和在地板（8）生长半导体层（26），仍然存在间隙，该间隙之间。 所沉积的半导体层（24，26）被填充覆盖有薄的，电流的流动仅部分地限定电介质（28）和用导电材料（30）的中间空间。 在随后的热处理中，掺杂剂从所述外延半导体层（26）在导电材料（30）扩散并形成一个掺杂区（44）。 限定在一方面薄电介质（28），在半导体衬底（2）和在另一方面的掺杂物的扩散它可以防止晶体的晶格缺陷的扩散的外延半导体层（26）英寸

公开(公告)号：DE102017113930B4

公开(公告)日：2020-10-08

申请号：DE102017113930

申请日：2017-06-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BIRNER ALBERT ,  HERZIG TOBIAS

IPC: H01L21/768 ,  H01L23/522

Abstract: Verfahren, das aufweist:Ausbilden einer ersten leitenden Schicht (38) in einem unteren Abschnitt eines Blind-Vias (33) in einem Halbleitersubstrat (30) unter Verwendung von ersten Abscheidungsparametern derart, dass die erste leitende Schicht (38) das Blind-Via (33) in dem unteren Abschnitt füllt und so einen leitenden Stopfen in dem unteren Abschnitt bildet;Ausbilden einer zweiten leitenden Schicht (40) auf dem durch die erste leitende Schicht (38) gebildeten leitenden Stopfen in einem oberen Abschnitt des Blind-Via (33) unter Verwendung von zweiten Abscheidungsparametern derart, dass die zweite leitende Schicht (40) einen Spalt in dem oberen Abschnitt begrenzt;Ausbilden einer ersten Isolierschicht über der zweiten leitenden Schicht (40), die den Spalt (43) umgibt; undAusbilden einer zweiten Isolierschicht über dem Spalt (43), um einen abgeschlossenen Hohlraum (45) in dem Blind-Via (33) auszubilden,wobei die ersten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der ersten leitenden Schicht (38) in einer vertikalen Richtung in Bezug auf eine Oberfläche (31) des Halbleitersubstrats (30) unterstützen,wobei die zweiten Abscheidungsparameter so ausgewählt werden, dass sie ein Wachstum der zweiten leitenden Schicht (40) in einer lateralen Richtung in Bezug auf die Hauptoberfläche (32) des Halbleitersubstrats (30) unterstützen,wobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) hochreines Kupfer aufweisen undwobei die erste leitende Schicht (38) und die zweite leitende Schicht (40) durch Elektroplattieren ausgebildet werden.

公开(公告)号：DE102013108707B4

公开(公告)日：2017-03-23

申请号：DE102013108707

申请日：2013-08-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BIRNER ALBERT ,  BRECH HELMUT

IPC: H01L29/78 ,  H01L21/22 ,  H01L21/265 ,  H01L21/336 ,  H01L29/06 ,  H01L29/167

Abstract: Eine Laterally-Diffused-Metal-Oxide-Semiconductor-Leistungstransistorvorrichtung (10), die Folgendes aufweist: einen Halbleiterkörper (12); einen Source-Bereich (14) eines ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet ist; einen Drain-Bereich (16) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angeordnet und von dem Source-Bereich (14) beabstandet ist; einen Driftbereich (20) des ersten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Drain-Bereich (16) zwischen dem Source- (14) und dem Drain-Bereich (16) angeordnet ist; einen Kanalbereich eines zweiten Leitfähigkeitstyps, der in dem Halbleiterkörper (12) angrenzend an den Driftbereich (20) zwischen dem Driftbereich (20) und dem Source-Bereich (14) angeordnet ist, wobei ein Dotierungsmittel des zweiten Leitfähigkeitstyps in dem Kanalbereich einen Querdotierungsgradienten aufweist; einen Dotierungsmittelverzögerungsbereich (26), der in dem Halbleiterkörpers (12) zwischen dem Driftbereich (20) und dem Kanalbereich angeordnet ist, wobei der Dotierungsmittelverzögerungsbereich (26) mit einem Material dotiert ist, das aus der Gruppe bestehend aus Kohlenstoff, Stickstoff und Fluor ausgewählt ist; und ein Gate (22), das wenigstens teilweise über dem Kanalbereich liegt und von diesem isoliert ist.

公开(公告)号：DE102015101917A1

公开(公告)日：2015-08-27

申请号：DE102015101917

申请日：2015-02-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BIRNER ALBERT ,  BRECH HELMUT ,  GOEL SAURABH ,  WILSON RICHARD ,  ZIGLDRUM MATTHIAS

IPC: H01L23/64 ,  H01L21/60 ,  H01L23/485 ,  H01L23/488 ,  H01L25/16 ,  H01L29/423

Abstract: Ein Leistungstransistor-Chip umfasst einen Transistor, der in einem Halbleiterkörper gebildet ist. Der Transistor weist einen Gateanschluss, einen Ausgangsanschluss und einen dritten Anschluss auf. Der Gateanschluss steuert einen Leitenden Kanal zwischen dem Ausgangsanschluss und dem dritten Anschluss. Der Leistungstransistor-Chip umfasst ferner eine strukturierte erste Metallschicht, die auf dem Halbleiterkörper angeordnet und davon isoliert ist. Die strukturierte erste Metallschicht ist mit dem Ausgangsanschluss des Transistors verbunden. Der Leistungstransistor-Chip umfasst ein erstes Bondpad, das auf dem Halbleiterkörper angeordnet und davon isoliert ist. Das erste Bondpad bildet einen Ausgangsanschluss des Leistungstransistor-Chips und ist kapazitiv an die strukturierte erste Metallschicht gekoppelt, um eine Serienkapazität zwischen dem Ausgangsanschluss des Transistors und dem ersten Bondpad zu bilden. Ein Leistungshalbleitergehäuse einschließlich des Leistungstransistor-Chips ist ebenfalls bereitgestellt.

公开(公告)号：DE102013108707A1

公开(公告)日：2014-02-13

申请号：DE102013108707

申请日：2013-08-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BIRNER ALBERT ,  BRECH HELMUT

IPC: H01L29/78 ,  H01L21/22 ,  H01L21/265 ,  H01L21/336 ,  H01L29/06

Abstract: Eine Halbleitervorrichtung (10) enthält einen Driftbereeich (20) in einem ersten Bereich eines Halbleiterkörpers (12). Der Driftbereich (20) enthält Dotierungsmittel eines ersten Leitfähigkeitstyps. Wenigstens angrenzend an einen Rand, beispielsweise eine Kante, des Driftbereichs (20) ist ein Dotierungsmittelverzögerungsbereich (26) ausgebildet. In den Halbleiterkörper (12) werden Dotierungsmittel eines zweiten Leitfähigkeitstyps implantiert. Der Halbleiterkörper (12) wird erhitzt, beispielsweise getempert, um einen Körperbereich (18) auszubilden, so dass Dotierungsmittel des zweiten Leitfähigkeitstyps mit einer ersten Diffusionsrate in den Halbleiterkörper (12) getrieben werden. Der Dotierungsmittelverzögerungsbereich (26) verhindert, dass Dotierungsmittel mit der ersten Diffusionsrate in den Driftbereich (20) diffundieren.