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公开(公告)号：DE102015121727B4
公开(公告)日：2021-10-07
申请号：DE102015121727
申请日：2015-12-14
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GOESSEL MICHAEL , HOFMANN KARL
Abstract: Ein Verfahren zum Auffrischen eines nicht-flüchtigen Speichers, der Speicherzellen aufweist, das Verfahren umfassend:Identifizieren einer oder mehrerer der Speicherzellen, die einem Datenaufrechterhaltungstest nicht genügen;erneutes Abbilden der einen oder mehreren identifizierten Speicherzellen von ursprünglichen Speicheradressen auf Ersatzspeicheradressen;Auffrischen der einen oder mehreren identifizierten Speicherzellen;Wiederabbilden der einen oder mehreren identifizierten Speicherzellen von den Ersatzadressen zurück auf die ursprünglichen Adressen;wobei das erneute Abbilden der einen oder mehreren identifizierten Speicherzellen von den Ersatzadressen auf die ursprünglichen Adressen durchgeführt wird, nachdem der nichtflüchtige Speicher aufgehört hat, bei einer Temperatur zu sein, die größer ist als eine vorbestimmte Temperatur.
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公开(公告)号：DE102014114251A1
公开(公告)日：2016-03-31
申请号：DE102014114251
申请日：2014-09-30
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , HOFMANN KARL , GOESSEL MICHAEL
IPC: G11C7/14
Abstract: Es wird vorgeschlagen, einen Referenzwert basierend auf mehreren von in Speicherzellen gespeicherten Halbreferenzwerten zu bestimmen, bei dem die mehreren Halbreferenzwerte aus den Speicherzellen gelesen werden, bei dem eine Teilmenge von Halbreferenzwerten aus den mehreren Halbreferenzwerten bestimmt wird und bei dem der Referenzwert bestimmt wird basierend auf der Teilmenge von Halbreferenzwerten.
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公开(公告)号：DE102014013910A1
公开(公告)日：2015-04-16
申请号：DE102014013910
申请日：2014-09-17
Applicant: INFINEON TECHNOLOGIES AG
Inventor： ALLINGER ROBERT , HOFMANN KARL , KNOBLOCH KLAUS , STRENZ ROBERT
IPC: G11C11/16
Abstract: Ein Speicher mit einem Feld von senkrechten STT-MRAM-Zellen (Spin-Transfer Torque Magnetic Random Access Memory, magnetischer Spin-Transfer-Drehmoment-Direktzugriffsspeicher), wobei jede Zelle einen Magnetschichtstapel aufweist. Eine zwischen den Zellen angeordnete und eine Mindesthöhe von wenigstens der Höhe des Magnetschichtstapels aufweisende magnetische Abschirmung.
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公开(公告)号：DE102015201384B4
公开(公告)日：2020-08-20
申请号：DE102015201384
申请日：2015-01-27
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , HOFMANN KARL , GOESSEL MICHAEL
Abstract: Vorrichtung, die Folgendes umfasst:eine Verarbeitungseinheit (120) undeinen Speicher (110), wobei die Verarbeitungseinheit (120) dafür konfiguriert ist, mehrere Bits zu codieren, um mehrere codierte Bits zu erhalten, indem ein linearer Fehlerkorrekturcode angewendet wird, wobei jedes der mehreren codierten Bits einen Bit-Wert hat, wobei der lineare Fehlerkorrekturcode eine Code-Distanz hat, die mindestens 3 ist, und wobei die mehreren codierten Bits ein erstes Codewort des linearen Fehlerkorrekturcodes bilden,wobei die Verarbeitungseinheit (120) dafür konfiguriert ist, eine Invertierungsentscheidung, die anzeigt, ob eine Teilmenge der codierten Bits invertiert werden soll oder nicht, in Abhängigkeit von der Teilmenge der codierten Bits zu bestimmen, wobei die Teilmenge mindestens drei der codierten Bits der mehreren codierten Bits umfasst,wobei, wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits nicht invertiert werden soll, die Verarbeitungseinheit (120) dafür konfiguriert ist, Bits des ersten Codeworts als ein gespeichertes Wort in den Speicher (110) zu speichern, wobei die in den Speicher (110) gespeicherten Bits des ersten Codeworts ein Hinweis-Bit umfassen, das einen ersten zuvor festgelegten Bit-Wert aufweist, undwobei, wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits invertiert werden soll, die Verarbeitungseinheit (120) dafür konfiguriert ist, das erste Codewort des linearen Fehlerkorrekturcodes zu modifizieren, um ein zweites Codewort des linearen Fehlerkorrekturcodes zu erhalten, indem jedes codierte Bit der Teilmenge der codierten Bits invertiert wird, indem sein Bit-Wert geändert wird, und dafür konfiguriert ist, Bits des zweiten Codeworts als das gespeicherte Wort in den Speicher (110) zu speichern, wobei die Bits des zweiten Codeworts das Hinweis-Bit umfassen, das so invertiert ist, dass das Hinweis-Bit einen zweiten zuvor festgelegten Bit-Wert hat, der von dem ersten zuvor festgelegten Bit-Wert verschieden ist.
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5.发明专利
公开(公告)号：DE102017116737A1
公开(公告)日：2019-01-31
申请号：DE102017116737
申请日：2017-07-25
Applicant: INFINEON TECHNOLOGIES AG
Inventor： STRENZ ROBERT , ALLINGER ROBERT , BAUER MATTHIAS , BUKETHAL CHRISTOPH , HOFMANN KARL , PISSORS VOLKER
IPC: G11C13/00
Abstract: Es wird ein Verfahren zum Programmieren einer resistiven Speicherzelle bereitgestellt. Die Speicherzelle kann wenigstens einen ersten und einen zweiten Zustand aufweisen, wobei der erste und der zweite Zustand komplementäre Zustände sein können. Beim Verfahren kann als ein Analogwert oder ein Wert aus mehreren Digitalwerten wenigstens ein physikalischer Parameterwert der resistiven Speicherzelle im ersten Zustand bestimmt werden, auf der Grundlage des bestimmten wenigstens einen physikalischen Parameterwerts der resistiven Speicherzelle im ersten Zustand eine Programmierenergie bestimmt werden, die zum Programmieren der resistiven Speicherzelle aus dem ersten Zustand in den zweiten Zustand bereitzustellen ist, und ein Programmierpuls angewendet werden, wodurch die bestimmte Programmierenergie zugeführt wird, wodurch die resistive Speicherzelle in den zweiten Zustand programmiert wird.
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Patent Agency Ranking
公开(公告)号：DE102016101543A1
公开(公告)日：2017-08-03
申请号：DE102016101543
申请日：2016-01-28
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GÖSSEL MICHAEL , HOFMANN KARL
IPC: H03M13/35
Abstract: Bei diversen Ausführungsformen wird ein Verfahren zum Korrigieren und/oder Erfassen eines Fehlers in einer Speichervorrichtung bereitgestellt. Das Verfahren kann in einem ersten Betriebsmodus das Anwenden eines Codes zum Erfassen und/oder Korrigieren eines Fehlers aufweisen, und in einem zweiten Betriebsmodus, nach einem inaktiven Modus und vor dem Eintreten in den ersten Betriebsmodus, das Anwenden eines zweiten Codes zum Korrigieren und/oder Erfassen eines Fehlers, wobei der erste Code und der zweite Code unterschiedliche Codewörter haben.
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公开(公告)号：DE102015215401A1
公开(公告)日：2017-02-16
申请号：DE102015215401
申请日：2015-08-12
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , GÖSSEL MICHAEL , HOFMANN KARL
IPC: G11C29/52
Abstract: Eine Speichervorrichtung umfasst einen Speicher (12) mit ersten Speicherzellen (14) und zweiten Speicherzellen (16), die von den ersten Speicherzellen (14) verschieden sind. In den ersten Speicherzellen (14) ist eine erste Bitfolge (17; 17a) gespeichert und in den zweiten Speicherzellen (16) ist eine zweite Bitfolge (17b) gespeichert. Die Speichervorrichtung umfasst eine Speichersteuerung (18; 56; 56'), die ausgebildet ist, um die erste Bitfolge (17; 17a) mit einer den ersten Speicherzellen (14) zugeordneten Häufigkeit (x1/T) zu überprüfen. Die den ersten Speicherzellen (14) zugeordnete Häufigkeit (x1/T) hängt von einer Zuverlässigkeitsinformation (22; 22', 22'') für die ersten Speicherzellen (14) ab. Die Speichersteuerung ist ausgebildet, um bei einem Fehlerzustand ein fehlerhaftes Bit (15) der ersten Bitfolge (17; 17a) zu korrigieren und um zumindest das korrigierte Bit in den Speicher (12) zurückzuschreiben. Die zweite Bitfolge (17b) wird basierend auf einer Zuverlässigkeitsinformation (22; 22', 22'') für die zweiten Speicherzellen (14) weniger oft überprüft als die erste Bitfolge (17; 17a).
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公开(公告)号：DE102012104648B4
公开(公告)日：2016-11-03
申请号：DE102012104648
申请日：2012-05-30
Applicant: INFINEON TECHNOLOGIES AG
Inventor： HUBER PETER , HATSCH JOEL , HOFMANN KARL , KÖPPE SIEGMAR
IPC: G11C29/04
Abstract: Speichereinrichtung (100; 400; 800), umfassend: eine Speicherzelle (101) umfassend: ein Paar von kreuzgekoppelten Invertern (104, 106), welche eingerichtet sind, zusammenwirkend mindestens ein Datenbit zu speichern, und einen ersten Zugriffstransistor (108) und einen zweiten Zugriffstransistor (110), deren jeweilige Source-Anschlüsse mit jeweiligen Eingängen der Inverter (104, 106) gekoppelt sind, eine erste Bitleitung (BL), welche mit einem Drain-Anschluss des ersten Zugriffstransistors (108) gekoppelt ist, eine zweite Bitleitung (BL'), welche mit einem Drain-Anschluss des zweiten Zugriffstransistors (110) gekoppelt ist, eine Wortleitung (WL), welche mit einem ersten Gate-Anschluss des ersten Zugriffstransistors (108) und einem zweiten Gate-Anschluss des zweiten Zugriffstransistors (110) gekoppelt ist, einen ersten Bitleitungstreiber (418), welcher mit der ersten Bitleitung (BL) gekoppelt ist, und einen zweiten Bitleitungstreiber (418'), welcher mit der zweiten Bitleitung (BL') gekoppelt ist, wobei der erste und der zweite Bitleitungstreiber (418, 418') eingerichtet sind, wahlweise einen vorgegebenen Strompuls an die erste und die zweite Bitleitung (BL, BL') basierend auf einem in die Speicherzelle (101) zu schreibenden erwarteten Datenzustand zu aktivieren, und eine Verzerrungsschaltung (112; 412), die eine Vorladungsschaltung umfasst, wobei die Vorladungsschaltung (414, 416) eine Pull-Down-Schaltung (414) umfasst, welche mit zumindest einer der ersten und zweiten Bitleitung (BL, BL') gekoppelt ist und eingerichtet ist, wahlweise Strom zu der zumindest einen der ersten und zweiten Bitleitung (BL, BL') hinzuzufügen oder hiervon abzuziehen, um die Schreibtoleranz oder Lesetoleranz zu testen.
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公开(公告)号：DE102015201384A1
公开(公告)日：2015-07-30
申请号：DE102015201384
申请日：2015-01-27
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , HOFMANN KARL , GOESSEL MICHAEL
IPC: G11C7/00
Abstract: Eine Vorrichtung enthält eine Verarbeitungseinheit und einen Speicher. Die Verarbeitungseinheit ist dafür konfiguriert, mehrere Bits zu codieren, um mehrere codierte Bits zu erhalten, wobei die Verarbeitungseinheit dafür konfiguriert ist, eine Invertierungsentscheidung zu bestimmen. Wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits nicht invertiert werden soll, so ist die Verarbeitungseinheit dafür konfiguriert, Bits des ersten Codeworts als ein gespeichertes Wort in den Speicher zu speichern. Wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits invertiert werden soll, so ist die Verarbeitungseinheit dafür konfiguriert, jedes codierte Bit einer Teilmenge der codierten Bits zu invertieren, um ein zweites Codewort zu erhalten und das zweite Codewort in den Speicher zu speichern.
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公开(公告)号：DE102014114251B4
公开(公告)日：2018-08-16
申请号：DE102014114251
申请日：2014-09-30
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KERN THOMAS , HOFMANN KARL , GOESSEL MICHAEL
Abstract: Verfahren zur Bestimmung eines Referenzwerts basierend auf mehreren von in Speicherzellen gespeicherten Halbreferenzwerten,- bei dem die mehreren Halbreferenzwerte aus den Speicherzellen gelesen werden,- bei dem eine Teilmenge von Halbreferenzwerten aus den mehreren Halbreferenzwerten bestimmt wird, wobei die Teilmenge weniger als alle Halbreferenzwerte umfasst,- bei dem der Referenzwert bestimmt wird basierend auf der Teilmenge von Halbreferenzwerten,- bei dem die Halbreferenzwerte eine Anzahl von x Gruppen von Halbreferenzwerten umfassen, wobei jede Speicherzelle x mögliche digitale Zustände speichern kann,- wobei jede Gruppe mindestens einen Halbreferenzwert umfasst,- wobei die Teilmenge von Halbreferenzwerten aus den mehreren Halbreferenzwerten bestimmt wird, indem für mindestens eine Gruppe eine Gruppen-Teilmenge der Halbreferenzwerte der jeweiligen Gruppe bestimmt wird,- wobei der Referenzwert bestimmt wird basierend auf den mehreren Gruppen-Teilmengen der Halbreferenzwerte und- bei dem die Gruppen-Teilmenge der Halbreferenzwerte bestimmt wird, indem mindestens ein Halbreferenzwert ausgeschlossen wird, der um einen vorgegebenen Wert von den anderen Halbreferenzwerten der Gruppe abweicht.
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