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    Memory system and method of accessing memory chip of memory system
    1.
    发明专利
    Memory system and method of accessing memory chip of memory system 审中-公开
    存储器系统和存储器系统存储器片的方法

    公开(公告)号：JP2006318480A

    公开(公告)日：2006-11-24

    申请号：JP2006135151

    申请日：2006-05-15

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： WALLNER PAUL ,  SCHLEDZ RALF ,  GREGORIUS PETER ,  RUCKERBAUER HERMANN

    IPC: G06F12/06 ,  G06F12/00

    CPC classification number: G11C5/063

    Abstract: PROBLEM TO BE SOLVED: To reduce an entire power consumption as much as possible. SOLUTION: A memory system and method is disclosed. In one embodiment, a memory system has a memory controller and at least one memory module, and the fixed number of semiconductor memory chips and connection lines are disposed in specific connection forms respectively on the memory module. The connection lines have first connection lines. The first connection lines form transmission channels for transmitting data and instruction signal streams on the basis of protocols, from the memory controller to at least one memory chip on the memory module and from memory chips to the memory controller. Second connection lines are independently wired from the memory controller to at least one memory chip on the memory module, for the purpose of directly transmitting selection information to at least one memory chip separately from data and instruction signal streams. COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 要解决的问题：尽可能减少整体功耗。 解决方案：公开了一种存储器系统和方法。 在一个实施例中，存储器系统具有存储器控制器和至少一个存储器模块，并且固定数量的半导体存储器芯片和连接线分别以特定连接形式设置在存储器模块上。 连接线具有第一连接线。 第一连接线形成用于基于协议从存储器控制器到存储器模块上的至少一个存储器芯片以及从存储器芯片到存储器控制器的传输数据和指令信号流的传输通道。 第二连接线从存储器控制器独立地连接到存储器模块上的至少一个存储器芯片，用于与数据和指令信号流分离地直接将选择信息发送到至少一个存储器芯片。 版权所有（C）2007，JPO＆INPIT

    Empfänger und Verfahren
    4.
    发明专利
    Empfänger und Verfahren 未知

    公开(公告)号：DE102014101141B4

    公开(公告)日：2022-01-27

    申请号：DE102014101141

    申请日：2014-01-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： METZNER DIETER ,  STREIBL MARTIN ,  WALLNER PAUL

    IPC: H04L25/08 ,  G01R29/027 ,  G06F13/40 ,  G06F13/42 ,  H03K5/125 ,  H04L12/40 ,  H04L12/407

    Abstract: Empfänger, der eine erste Zustandsmaschine (108) umfasst, die dazu ausgebildet ist, mit einem Bus verbunden zu werden, wobei die erste Zustandsmaschine (108) dazu ausgebildet ist, zu bestimmen, dass ein erstes Ausgangssignal (111; 117)ein erstes Symbol ist, wenn ein erstes empfangenes Bussignal (107; 113) von einem ersten Buszustand in einen zweiten Buszustand übergeht und für weniger als einen ersten vorbestimmten Zeitraum in dem zweiten Buszustand verbleibt;ein zweites Symbol ist, wenn das erste empfangene Bussignal (107; 113) von dem ersten Buszustand in den zweiten Buszustand übergeht und mindestens für den ersten vorbestimmten Zeitraum in dem zweiten Buszustand verbleibt;das zweite Symbol ist, wenn das erste empfangene Bussignal (107; 113) von dem zweiten Buszustand in den ersten Buszustand übergeht und für weniger als einen zweiten vorbestimmten Zeitraum in dem ersten Buszustand verbleibt;das erste Symbol ist, wenn das erste empfangene Bussignal (107; 113) von dem zweiten Buszustand in den ersten Buszustand übergeht und mindestens für den zweiten vorbestimmten Zeitraum in dem ersten Buszustand verbleibt,ein drittes Symbol ist, wenn das erste empfangene Bussignal (107; 113) von dem ersten Buszustand oder dem zweiten Buszustand in einen dritten Buszustand übergeht und mindestens für den dritten vorbestimmten Zeitraum in dem dritten Buszustand verbleibt,wobei der erste vorbestimmte Zeitraum kürzer ist als der dritte vorbestimmte Zeitraum.

    8.
    发明专利
    未知

    公开(公告)号：DE102004052612A1

    公开(公告)日：2006-05-04

    申请号：DE102004052612

    申请日：2004-10-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： RUCKERBAUER HERMANN ,  SAVIGNAC DOMINIQUE ,  GREGORIUS PETER ,  SICHERT CHRISTIAN ,  WALLNER PAUL

    IPC: G11C7/10 ,  G06F11/14 ,  G11C11/4093

    Abstract: A semiconductor memory module includes a plurality of semiconductor memory chips. Each semiconductor memory chip includes an interface circuit that is configured to detect a transmission error in a write datum and is further configured to output, via a separate signal path, a repeat request signal for the repeated transmission of the write datum detected as erroneous. This repeat request signal can be transmitted either as a single-bit signal or as a multibit signal (e.g., serially as an individual signal line to a superordinate memory controller).

    9.
    发明专利
    未知

    公开(公告)号：DE102005042427A1

    公开(公告)日：2006-04-13

    申请号：DE102005042427

    申请日：2005-09-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GREGORIUS PETER ,  RUCKERBAUER HERMANN ,  SAVIGNAC DOMINIQUE ,  SICHERT CHRISTIAN ,  WALLNER PAUL

    IPC: G06F12/00

    Abstract: One embodiment of the present invention provides to a memory device adapted to receive data according to a write clock signal and to output data according to a read clock signal, comprising a clock port configured to output the read clock signal and to receive the write clock signal and a serial bidirectional driver configured to output the read clock signal via the clock port and to receive the write clock signal via the clock port simultaneously.

    Abschaltschutz für Busleitungstreiber
    10.
    发明专利
    Abschaltschutz für Busleitungstreiber 未知

    公开(公告)号：DE102014107748B4

    公开(公告)日：2018-04-05

    申请号：DE102014107748

    申请日：2014-06-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： METZNER DIETER ,  RICKES THOMAS ,  WALLNER PAUL ,  WIDERIN PETER

    IPC: H04L12/407 ,  H04L12/26 ,  H04L12/40 ,  H04L25/08

    Abstract: Elektrische Schaltung zum Treiben eines Busses, umfassend: eine Vielzahl von Zweigen (48A–48D), die mit wenigstens einer Signalleitung (14) an einem Abschluss (18) des Busses gekoppelt sind; einen Sendedateneingang (50), der ausgelegt ist, Daten zu empfangen, welche die elektrische Schaltung über den Bus treibt; eine Überstrom-Validierungseinheit (74A–74D), die mit dem Sendedateneingang (50) gekoppelt ist, wobei die Überstrom-Validierungseinheit (74A–74D) ausgelegt ist, einen Überstromzustand, der an einem ersten Zweig der Vielzahl von Zweigen (48A–48D) detektiert wird, wenigstens teilweise auf der Basis der Daten am Sendedateneingang (50) zu validieren; und eine Zweigsteuereinheit (76), die mit der Überstrom-Validierungseinheit (74A–74D) gekoppelt und ausgelegt ist, wenigstens einen der Vielzahl von Zweigen (48A–48D) als Antwort auf einen validierten Überstromzustand an dem ersten Zweig zu deaktivieren.

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