公开(公告)号：DE112017001367T5

公开(公告)日：2018-11-29

申请号：DE112017001367

申请日：2017-01-19

Applicant: INTEL CORP

Inventor： AGARWAL ISHWAR ,  WEHAGE ERIC R ,  LEE DAVID M ,  CHOUDHARY SWADESH ,  PAL RAHUL

IPC: G06F9/46

Abstract: In einer Ausführungsform umfasst eine Vorrichtung: einen Codierer zum Empfangen einer nicht aufgegebenen Transaktion von einem Requester und zum Codieren von Information der nicht aufgegebenen Transaktion in einem codierten Transaktionsidentifizierer, der für nicht aufgegebene Transaktionen reserviert ist; und einen ersten Sender zum Senden der nicht aufgegebenen Transaktion einschließlich des codierten Transaktionsidentifizierers zu einer Fabric, um zu ermöglichen, dass die nicht aufgegebene Transaktion zu einem Ziel geleitet wird. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE112017004897T5

公开(公告)日：2019-06-13

申请号：DE112017004897

申请日：2017-09-18

Applicant: INTEL CORP

Inventor： SCHMISSEUR MARK A ,  RAMANUJAN RAJ K ,  SCHMOLE FILIP ,  LEE DAVID M ,  AGARWAL ISHWAR ,  HARRIMAN DAVID J

IPC: G06F13/42

Abstract: Aspekte der Offenbarung betrafen Systeme, Verfahren und Vorrichtungen, die einen Anwendungsprozessor enthalten. Der Anwendungsprozessor enthält eine Schnittstellenlogik, die eine Schnittstelle mit einem Kommunikationsmodul unter Verwendung einer bidirektionalen Interconnect-Verbindung bildet, die mit einem Peripheral-Component-Interconnect-Express(PCIe)-Protokoll konform ist. Die Schnittstellenlogik dient zum Empfangen eines Datenpakets über die Verbindung, wobei das Datenpaket einen Header und Nutzdaten umfasst; zum Bestimmen eines Hinweisbits, das in dem Header des Datenpakets gesetzt ist; zum Bestimmen eines Steuer-Tag-Werts im Datenpaket-Header auf der Grundlage des gesetzten Hinweisbits; und zum Senden der Nutzdaten an nichtflüchtigen Speicher auf der Grundlage des im Header gesetzten Steuer-Tags.

公开(公告)号：DE102020119682A1

公开(公告)日：2021-03-25

申请号：DE102020119682

申请日：2020-07-27

Applicant: INTEL CORP

Inventor： MAROLIA PRATIK ,  SANKARAN RAJESH ,  AGARWAL ISHWAR ,  PALIWAL NITISH

IPC: H04L49/111

Abstract: Bei einer Ausführungsform umfasst ein Eingabe-/Ausgabeport einen zustandsbehafteten Sendeport, der Folgendes aufweist: eine Verlaufsspeicherung zum Speichern eines Werts, der einem Senden-bei-Änderung-Feld eines vorherigen Datenpakets entspricht; einen Komparator zum Vergleichen eines Senden-bei-Änderung-Felds des Datenpakets mit dem in der Verlaufsspeicherung gespeicherten Wert; und eine Auswahlschaltung zum Ausgeben des Datenpakets ohne das Senden-bei-Änderung-Feld, wenn das Senden-bei-Änderung-Feld des Datenpakets mit dem Wert übereinstimmt. Es werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE102018006849A1

公开(公告)日：2019-04-04

申请号：DE102018006849

申请日：2018-08-29

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  AGARWAL ISHWAR ,  VAKHARWALA RUPIN H ,  VAN DOREN STEPHEN R

IPC: G06F13/42 ,  G06F12/08 ,  G06F12/0862 ,  G06F13/00 ,  G06F13/16

Abstract: Aspekte der Ausführungsformen sind auf Systeme und Verfahren zum Bereitstellen und Verwenden von Hinweisen in Datenpaketen zum Durchführen von Speichertransaktionsoptimierungsprozessen vor dem Empfangen von einem oder mehreren Datenpaketen, die auf Speichertransaktionen beruhen, gerichtet. Die Systeme und Verfahren können das Empfangen von einer Vorrichtung, die an den Root-Complex angeschlossen ist, über eine PCIe-konforme Verbindung eines Datenpakets; das Kennzeichnen anhand der empfangenen Vorrichtung eines Speichertransaktionshinweisbits; das Bestimmen einer Speichertransaktion anhand des Speichertransaktionshinweisbits; und das Durchführen eines Optimierungsprozesses auf Grundlage zumindest zum Teil der bestimmten Speichertransaktion beinhalten.

公开(公告)号：DE102020110879A1

公开(公告)日：2020-12-03

申请号：DE102020110879

申请日：2020-04-22

Applicant: INTEL CORP

Inventor： AGARWAL ISHWAR ,  YIGZAW THEODROS

IPC: G06F13/00 ,  G06F11/14 ,  G06F11/20 ,  G06F13/14

Abstract: Bei einer Ausführungsform umfasst eine Vorrichtung Folgendes: einen ersten Speichercontroller zum Steuern des Zugriffs auf einen ersten Speicher, wobei der erste Speichercontroller eine Speicherspiegelungsschaltung umfasst, als Reaktion auf eine Speicherschreibanforderung von einem ersten Prozessor-Socket, wofür der erste Speicher eine Primärspeicherregion umfasst, um zu bewirken, dass der Speicherschreibanforderung zugeordnete Daten in den ersten Speicher geschrieben werden, und um eine Double-Speicherschreibanforderung zu einem zweiten Speicher zu senden, um zu bewirken, dass der zweite Speicher die Daten in eine Sekundärspeicherregion schreibt; und eine Double-Speichertabelle mit mehreren Einträgen jeweils zum Speichern einer Zuordnung zwischen einer Primärspeicherregion und einer Sekundärspeicherregion, wobei die Speicherspiegelungsschaltung auf die Double-Speichertabelle zugreifen soll, um die Sekundärspeicherregion zu identifizieren. Die Speicherspiegelungsschaltung kann auf die Double-Speichertabelle zugreifen, um die Sekundärspeicherregion zu identifizieren. Es werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE102019108798A1

公开(公告)日：2019-11-07

申请号：DE102019108798

申请日：2019-04-04

Applicant: INTEL CORP

Inventor： AGARWAL ISHWAR ,  PUROHIT PEEYUSH ,  PALIWAL NITISH ,  SRINIVASAN ARCHANA

IPC: G06F13/42 ,  G06F13/16 ,  G06F13/38

Abstract: Systeme, Verfahren und Vorrichtungen können eine Verbindungsschichtlogik zum Identifizieren, durch eine Verbindungsschichtvorrichtung, von ersten Daten, die in einem ersten Protokollformat vom Speicher empfangen werden, Identifizieren, durch die Verbindungsschichtvorrichtung, von zweiten Daten, die in einem zweiten Protokollformat vom Cache empfangen werden, Multiplexen, durch die Verbindungsschichtvorrichtung, eines Teils der ersten Daten und eines Teils der zweiten Daten, um gemultiplexte Daten zu erzeugen, und Generieren, durch die Verbindungsschichtvorrichtung, einer Flusssteuereinheit (Flit, Flow Control Unit), die die gemultiplexten Daten aufweist, aufweisen.

公开(公告)号：DE102018006797A1

公开(公告)日：2019-04-04

申请号：DE102018006797

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： SUNDARARAMAN RAMACHARAN ,  AGARWAL ISHWAR ,  VAN DOREN STEPHEN R

IPC: G06F12/0815

Abstract: In einem Beispiel offenbar ist eine „Peripheral Component Interconnect Express“ (PCIe)-Steuerung zum Bereitstellen kohärente Speicherabbildung zwischen einem Beschleunigerspeicher und einem Host-Speicheradressraum, umfassend: einen PCIe-Steuerungs-Hub umfassend Erweiterungen zum Bereitstellen einer kohärenten Beschleunigerverbindung (CAI) zum Bereitstellen von Bias-basierter Kohärenzverfolgung zwischen dem Beschleunigerspeicher und dem Host-Adressspeicherraum; wobei die Erweiterungen umfassen: eine Abbildungs-Engine zum Bereitstellen von Opcode-Abbildung zwischen PCIe-Anweisungen und „On-Chip System Fabric“ (OSF)-Anweisungen für die CAI; und eine Tunneling-Engine zum Bereitstellen von „Scalable Memory Interconnect“ (SMI)-Tunneln von Host-Speicheroperationen zum Beschleunigerspeicher über die CAI.

公开(公告)号：DE102018005453A1

公开(公告)日：2019-02-07

申请号：DE102018005453

申请日：2018-07-09

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  AGARWAL ISHWAR ,  VAN DOREN STEPHAN R

IPC: G06F12/12

Abstract: Es werden Methoden und Vorrichtungen beschrieben, um Cache-Kohärenz für verschiedene Typen von Cache-Speichern zu verwalten. In einer Ausführung kann eine Vorrichtung mindestens einen Prozessor, mindestens einen Cache-Speicher und eine mindestens teilweise in Hardware enthaltene Logik beinhalten, wobei die Logik eine Speicheroperationsanforderung, die dem mindestens einen Cache-Speicher zugeordnet ist, empfangen soll, einen Cache-Status der Speicheroperationsanforderung bestimmen soll, wobei der Cache-Status entweder einen Status eines riesigen Caches oder einen Status eines kleinen Caches anzeigt, die Speicheroperationsanforderung über einen Kohärenzprozess des kleinen Caches als Reaktion darauf, dass der Cache-Status ein Status des kleinen Caches ist, ausführen soll und die Speicheroperationsanforderung über einen Kohärenzprozess des riesigen Caches als Reaktion darauf, dass der Cache-Status ein Status des kleinen Caches ist, ausführen soll. Andere Ausführungsformen werden beschrieben und beansprucht.