公开(公告)号：DE112013007457B4

公开(公告)日：2018-09-27

申请号：DE112013007457

申请日：2013-11-19

Applicant: INTEL CORP

Inventor： BALAMURUGAN GANESH ,  MANSURI MOZHGAN ,  HYVONEN SAMI ,  CASPER BRYAN K ,  O'MAHONY FRANK

IPC: H03L7/00 ,  H04L7/00

Abstract: Vorrichtung mit:einem Asynchrontakterzeuger (106) zum Erzeugen eines Asynchrontaktsignals;einem digitalen Abtaster (103) zum Abtasten eines Signals unter Verwendung des Asynchrontaktsignals;einem Tastverhältnis-Korrekturglied (DCC) (101) zum Empfangen eines differenziellen Eingabetakts und zum Erzeugen eines differenziellen Ausgabetakts, wobei der digitale Abtaster (103) mindestens einen von einem Ausgabetakt aus dem differenziellen Ausgabetakt abtastet;einem Zähler (104) zum Zählen der Ausgabe des digitalen Abtasters und zum Bereitstellen einer Steuerung für das DCC zum Einstellen des Tastverhältnisses des differenziellen Ausgabetakts;einem Multiplexer (102) zum Empfangen des differenziellen Ausgabetakts als Eingabe und zum Bereitstellen einer ausgewählten Ausgabe für den digitalen Abtaster; undeinem Chopper (105) zum Erzeugen eines Auswahlsignals für den Multiplexer (102) gemäß dem Taktsignal aus dem Asynchrontakterzeuger (106).

公开(公告)号：DE102015001917B4

公开(公告)日：2024-10-02

申请号：DE102015001917

申请日：2015-02-16

Applicant: INTEL CORP

Inventor： HSUEH TZU-CHIEN ,  BALAMURUGAN GANESH ,  CASPER BRYAN K

IPC: G06F13/00 ,  G06F13/38 ,  G06F13/40 ,  H03K19/0175 ,  H04B3/04

Abstract: Ein umkonfigurierbarer Sender wird beschrieben, der Folgendes umfasst: eine erste Kontaktstelle; eine zweite Kontaktstelle; einen ersten unsymmetrischen Treiber, der mit der ersten Kontaktstelle gekoppelt ist; einen zweiten unsymmetrischen Treiber für die zweite Kontaktstelle; einen Differentialtreiber, der mit der ersten und der zweiten Kontaktstelle gekoppelt ist; und eine Logikeinheit, um den ersten und den zweiten unsymmetrischen Treiber zu aktivieren oder um den Differentialtreiber zu aktivieren.

公开(公告)号：DE112013007457T5

公开(公告)日：2016-06-09

申请号：DE112013007457

申请日：2013-11-19

Applicant: INTEL CORP

Inventor： BALAMURUGAN GANESH ,  MANSURI MOZHGAN ,  HYVONEN SAMI ,  CASPER BRYAN K ,  O'MAHONY FRANK

IPC: H03L7/00 ,  H04L7/00

Abstract: Es wird eine Vorrichtung beschrieben mit: einem Asynchrontakterzeuger zum Erzeugen eines Asynchrontaktsignals; einem digitalen Abtaster zum Abtasten eines Signals unter Verwendung des Asynchrontaktsignals; einem Tastverhältnis-Korrekturglied (DCC) zum Empfangen eines differenziellen Eingabetakts und zum Erzeugen eines differenziellen Ausgabetakts, wobei der digitale Abtaster mindestens einen von einem Ausgabetakt aus dem differenziellen Ausgabetakt abtastet; und einem Zähler zum Zählen der Ausgabe des digitalen Abtasters und zum Bereitstellen einer Steuerung für das DCC zum Einstellen des Tastverhältnisses des differenziellen Ausgabetakts.

公开(公告)号：DE102015001917A1

公开(公告)日：2015-09-24

申请号：DE102015001917

申请日：2015-02-16

Applicant: INTEL CORP

Inventor： HSUEH TZU-CHIEN ,  BALAMURUGAN GANESH ,  CASPER BRYAN K

IPC: G06F13/00 ,  G06F13/38 ,  G06F13/40 ,  H03K19/0175 ,  H04B3/04

Abstract: Ein umkonfigurierbarer Sender wird beschrieben, der Folgendes umfasst: eine erste Kontaktstelle; eine zweite Kontaktstelle; einen ersten unsymmetrischen Treiber, der mit der ersten Kontaktstelle gekoppelt ist; einen zweiten unsymmetrischen Treiber für die zweite Kontaktstelle; einen Differentialtreiber, der mit der ersten und der zweiten Kontaktstelle gekoppelt ist; und eine Logikeinheit, um den ersten und den zweiten unsymmetrischen Treiber zu aktivieren oder um den Differentialtreiber zu aktivieren.

公开(公告)号：EP3072239A4

公开(公告)日：2017-06-21

申请号：EP13897939

申请日：2013-11-19

Applicant: INTEL CORP

Inventor： BALAMURUGAN GANESH ,  MANSURI MOZHGAN ,  HYVONEN SAMI ,  CASPER BRYAN K ,  O'MAHONY FRANK

IPC: H03L7/00 ,  G11C7/22 ,  H03K5/156 ,  H03L7/08 ,  H04L7/00

CPC classification number: H03L7/00 ,  G11C7/1066 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  H03K5/1565 ,  H03L7/08 ,  H04B1/04 ,  H04L25/03

Abstract: Described is an apparatus which comprises: an asynchronous clock generator to generate an asynchronous clock signal; a digital sampler for sampling a signal using the asynchronous clock signal; a duty cycle corrector (DCC) to receive a differential input clock and to generate a differential output clock, wherein the digital sampler to sample at least one of an output clock from the differential output clock; and a counter to count output of the digital sampler and to provide a control to the DCC to adjust duty cycle of the differential output clock.

Abstract translation: 描述了一种装置，包括：异步时钟发生器，用于生成异步时钟信号; 数字采样器，用于使用异步时钟信号对信号进行采样; 占空比校正器（DCC），用于接收差分输入时钟并产生差分输出时钟，其中所述数字采样器对来自所述差分输出时钟的输出时钟中的至少一个进行采样; 以及计数器，用于对数字采样器的输出进行计数并提供控制给DCC以调整差分输出时钟的占空比。

公开(公告)号：EP2792027A4

公开(公告)日：2015-09-09

申请号：EP11877554

申请日：2011-12-14

Applicant: INTEL CORP

Inventor： JAUSSI JAMES E ,  MOONEY STEPHEN R ,  HECK HOWARD L ,  PEDERSON BRUCE E ,  CASPER BRYAN K

IPC: H01R12/71 ,  H01R12/72 ,  H01R13/629 ,  H01R13/66 ,  H01R24/62

CPC classification number: H01R24/64 ,  H01R12/721 ,  H01R13/66 ,  H01R13/6658 ,  H01R24/28 ,  H01R24/62 ,  H01R2107/00

Abstract: Methods and systems may include an input/output (IO) interface that has an integrated buffer, a housing and a substrate disposed within the housing. The substrate may include a first side, a second side and a connection edge. The integrated buffer can be coupled to at least one of the first side and the second side of the substrate. A plurality of rows of contacts may be coupled to the first side of the substrate. Each row of contacts can be stacked substantially parallel to the connection edge. The substrate may have power outputs coupled thereto and the integrated buffer can include a voltage regulator that has a supply output coupled to the power outputs.

Abstract translation: 方法和系统可以包括具有集成缓冲器，壳体和布置在壳体内的基板的输入/输出（IO）接口。 衬底可以包括第一侧，第二侧和连接边缘。 集成缓冲器可以耦合到衬底的第一侧面和第二侧面中的至少一个。 多个触点列可以耦合到衬底的第一侧。 每排触点可以基本上平行于连接边缘堆叠。 衬底可以具有耦合到其上的功率输出，并且集成缓冲器可以包括具有耦合到功率输出的电源输出的电压调节器。

公开(公告)号：EP2831603A4

公开(公告)日：2015-11-18

申请号：EP12872863

申请日：2012-03-30

Applicant: INTEL CORP

Inventor： O'MAHONY FRANK ,  CASPER BRYAN K ,  MANSURI MOZHGAN

IPC: G01R23/175 ,  H03K5/13 ,  H03L7/081

CPC classification number: G01R31/31725 ,  G01R25/08 ,  G01R31/31726 ,  G04F10/005 ,  H03K2005/00052

Abstract: An all-digital delay measurement circuit (DMC) constructed on an integrated circuit (IC) die characterizes clocking circuits such as full phase rotation interpolators, also constructed on the IC die. The on-die all-digital DMC produces a digital output value proportional to the relative delay between two clocks, normalized to the clock period of the two clocks.