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公开(公告)号：DE112013007457B4
公开(公告)日：2018-09-27
申请号：DE112013007457
申请日：2013-11-19
Applicant: INTEL CORP
Inventor： BALAMURUGAN GANESH , MANSURI MOZHGAN , HYVONEN SAMI , CASPER BRYAN K , O'MAHONY FRANK
Abstract: Vorrichtung mit:einem Asynchrontakterzeuger (106) zum Erzeugen eines Asynchrontaktsignals;einem digitalen Abtaster (103) zum Abtasten eines Signals unter Verwendung des Asynchrontaktsignals;einem Tastverhältnis-Korrekturglied (DCC) (101) zum Empfangen eines differenziellen Eingabetakts und zum Erzeugen eines differenziellen Ausgabetakts, wobei der digitale Abtaster (103) mindestens einen von einem Ausgabetakt aus dem differenziellen Ausgabetakt abtastet;einem Zähler (104) zum Zählen der Ausgabe des digitalen Abtasters und zum Bereitstellen einer Steuerung für das DCC zum Einstellen des Tastverhältnisses des differenziellen Ausgabetakts;einem Multiplexer (102) zum Empfangen des differenziellen Ausgabetakts als Eingabe und zum Bereitstellen einer ausgewählten Ausgabe für den digitalen Abtaster; undeinem Chopper (105) zum Erzeugen eines Auswahlsignals für den Multiplexer (102) gemäß dem Taktsignal aus dem Asynchrontakterzeuger (106).
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公开(公告)号：DE112013007457T5
公开(公告)日：2016-06-09
申请号：DE112013007457
申请日：2013-11-19
Applicant: INTEL CORP
Inventor： BALAMURUGAN GANESH , MANSURI MOZHGAN , HYVONEN SAMI , CASPER BRYAN K , O'MAHONY FRANK
Abstract: Es wird eine Vorrichtung beschrieben mit: einem Asynchrontakterzeuger zum Erzeugen eines Asynchrontaktsignals; einem digitalen Abtaster zum Abtasten eines Signals unter Verwendung des Asynchrontaktsignals; einem Tastverhältnis-Korrekturglied (DCC) zum Empfangen eines differenziellen Eingabetakts und zum Erzeugen eines differenziellen Ausgabetakts, wobei der digitale Abtaster mindestens einen von einem Ausgabetakt aus dem differenziellen Ausgabetakt abtastet; und einem Zähler zum Zählen der Ausgabe des digitalen Abtasters und zum Bereitstellen einer Steuerung für das DCC zum Einstellen des Tastverhältnisses des differenziellen Ausgabetakts.
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公开(公告)号：WO2011081846A2
公开(公告)日：2011-07-07
申请号：PCT/US2010059853
申请日：2010-12-10
Applicant: INTEL CORP , DUNNING DAVE , CASPER BRYAN , MOONEY RANDY , MANSURI MOZHGAN , JAUSSI JAMES E
Inventor： DUNNING DAVE , CASPER BRYAN , MOONEY RANDY , MANSURI MOZHGAN , JAUSSI JAMES E
IPC: G11C5/02
CPC classification number: G06F11/1076 , G11C5/02 , G11C29/12 , H01L2224/16145 , H03M13/15 , H03M13/152
Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for hybrid memory. In one embodiment, a hybrid memory may include a package substrate. The hybrid memory may also include a hybrid memory buffer chip attached to the first side of the package substrate. High speed input/output (HSIO) logic supporting a HSIO interface with a processor. The hybrid memory also includes packet processing logic to support a packet processing protocol on the HSIO interface. Additionally, the hybrid memory also has one or more memory tiles that are vertically stacked on the hybrid memory buffer.
Abstract translation: 本发明的实施例一般涉及用于混合存储器的系统，方法和装置。 在一个实施例中，混合存储器可以包括封装衬底。 混合存储器还可以包括附接到封装衬底的第一侧的混合存储器缓冲芯片。 高速输入/输出（HSIO）逻辑支持与处理器的HSIO接口。 混合存储器还包括在HSIO接口上支持分组处理协议的分组处理逻辑。 此外，混合存储器还具有垂直堆叠在混合存储器缓冲器上的一个或多个存储器片。
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4.发明专利
公开(公告)号：DE102024128326A1
公开(公告)日：2025-05-08
申请号：DE102024128326
申请日：2024-10-01
Applicant: INTEL CORP
Inventor： QIU JUNYI , MANSURI MOZHGAN , LEE BEOM-TAEK
Abstract: Ein Wellenlängenmultiplexoptikfasersender, -empfänger oder -sendeempfänger, bei dem mehrere Emitter und/oder Fotodetektoren unterschiedlicher Mittenwellenlängen durch mehrere Wellenleiter, die direkt im freien Raum gedruckt werden können, mit einem einzigen Optikfaserkernendstück gekoppelt sind. Die beschriebenen optischen Baugruppen sind für optische Daten-Link-Anwendungen geeignet, um zum Beispiel eine Anzahl von optischen Fasern, die für eine gegebene Bandbreite benötigt werden, zu reduzieren oder die Bandbreite einer gegebenen Anzahl von optischen Fasern zu erhöhen. Der bidirektionale Faserabschluss kann auch mit einem Emitter und einem Fotodetektorpaar implementiert werden, die durch mehrere Wellenleiter mit einem einzigen Optikfaserkernendteil gekoppelt sind.
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Patent Agency Ranking
公开(公告)号：DE112019002561T5
公开(公告)日：2021-02-25
申请号：DE112019002561
申请日：2019-06-28
Applicant: INTEL CORP
Inventor： VENKATRAM HARIPRASATH , MOSTOFA MOHAMMED , INTI RAJESH , CHENG ROGER K , MARTIN AARON , MOZAK CHRISTOPHER , KAPPANGANTULA PAVAN KUMAR , YANG HSIEN-PAO , MANSURI MOZHGAN , JAUSSI JAMES , SRIDHARAN HARISHANKAR
IPC: G11C7/10
Abstract: Es wird eine Vorrichtung bereitgestellt, die Folgendes umfasst: eine erste Strom-versorgungsschiene zum Bereitstellen einer ersten Stromversorgung; eine zweite und eine dritte Stromversorgungsschiene zum Bereitstellen einer zweiten bzw. dritten Strom-versorgung, wobei ein Spannungspegel der ersten Stromversorgung höher ist als ein Spannungspegel sowohl der zweiten als auch der dritten Stromversorgung; eine erste Treiberschaltung, die mit der ersten Stromversorgungsschiene und mit der zweiten Strom-versorgungsschiene gekoppelt ist; eine zweite Treiberschaltung, die mit der dritten Strom-versorgungsschiene gekoppelt ist und mit der ersten Treiberschaltung gekoppelt ist; und einen Stapel von Transistoren von dem n-Leitfähigkeitstyp, der mit der ersten Strom-versorgungsschiene und mit der zweiten Treiberschaltung gekoppelt ist.
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公开(公告)号：DE112019002417T5
公开(公告)日：2021-02-18
申请号：DE112019002417
申请日：2019-06-25
Applicant: INTEL CORP
Inventor： MARTIN AARON , CHENG ROGER , VENKATRAMANI HARI , DOUR NAVNEET , MANSURI MOZHGAN , CASPER BRYAN , O'MAHONY FRANK , BALAMURUGAN GANESH , BALANKUTTY AJAY , ZHOU KUAN , TIRUMALAI SRIDHAR , VENKATARAMANA KRISHNAMURTHY , THOMAS ALEX , NGUYEN QUOC
Abstract: Es ist eine Vorrichtung vorgesehen, wobei die Vorrichtung mehrere Komponenten; eine erste Schaltung zum Erzeugen eines Taktsignals und zum Bereitstellen des Taktsignals an die mehreren Komponenten; eine zweite Schaltung zum Schätzen, für jede von zwei oder mehr Komponenten der mehreren Komponenten, eines übereinstimmenden Tastverhältnisses des Taktsignals, das an der übereinstimmenden Komponente empfangen wird, wobei zwei oder mehr Tastverhältnisse in Übereinstimmung mit den zwei oder mehr Komponenten bestimmt werden; eine dritte Schaltung zum Bestimmen eines Durchschnitts der zwei oder mehr Tastverhältnisse; und eine vierte Schaltung zum Korrigieren eines Tastverhältnisses des Taktsignals, das durch die erste Schaltung erzeugt wird, zumindest teilweise basierend auf dem Durchschnitt aufweist.
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7.发明公开CLOCK CALIBRATION USING ASYNCHRONOUS DIGITAL SAMPLING 审中-公开UHRENKALIBRIERUNG MIT ASYNCHRONER DIGITALER ABTASTUNG
公开(公告)号：EP3072239A4
公开(公告)日：2017-06-21
申请号：EP13897939
申请日：2013-11-19
Applicant: INTEL CORP
Inventor： BALAMURUGAN GANESH , MANSURI MOZHGAN , HYVONEN SAMI , CASPER BRYAN K , O'MAHONY FRANK
CPC classification number: H03L7/00 , G11C7/1066 , G11C7/1093 , G11C7/22 , G11C7/222 , H03K5/1565 , H03L7/08 , H04B1/04 , H04L25/03
Abstract: Described is an apparatus which comprises: an asynchronous clock generator to generate an asynchronous clock signal; a digital sampler for sampling a signal using the asynchronous clock signal; a duty cycle corrector (DCC) to receive a differential input clock and to generate a differential output clock, wherein the digital sampler to sample at least one of an output clock from the differential output clock; and a counter to count output of the digital sampler and to provide a control to the DCC to adjust duty cycle of the differential output clock.
Abstract translation: 描述了一种装置，包括：异步时钟发生器，用于生成异步时钟信号; 数字采样器，用于使用异步时钟信号对信号进行采样; 占空比校正器（DCC），用于接收差分输入时钟并产生差分输出时钟，其中所述数字采样器对来自所述差分输出时钟的输出时钟中的至少一个进行采样; 以及计数器，用于对数字采样器的输出进行计数并提供控制给DCC以调整差分输出时钟的占空比。
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公开(公告)号：EP2831603A4
公开(公告)日：2015-11-18
申请号：EP12872863
申请日：2012-03-30
Applicant: INTEL CORP
Inventor： O'MAHONY FRANK , CASPER BRYAN K , MANSURI MOZHGAN
IPC: G01R23/175 , H03K5/13 , H03L7/081
CPC classification number: G01R31/31725 , G01R25/08 , G01R31/31726 , G04F10/005 , H03K2005/00052
Abstract: An all-digital delay measurement circuit (DMC) constructed on an integrated circuit (IC) die characterizes clocking circuits such as full phase rotation interpolators, also constructed on the IC die. The on-die all-digital DMC produces a digital output value proportional to the relative delay between two clocks, normalized to the clock period of the two clocks.
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公开(公告)号：EP2519948A4
公开(公告)日：2014-01-08
申请号：EP10841482
申请日：2010-12-10
Applicant: INTEL CORP
Inventor： DUNNING DAVE , CASPER BRYAN , MOONEY RANDY , MANSURI MOZHGAN , JAUSSI JAMES E
IPC: G11C5/02
CPC classification number: G06F11/1076 , G11C5/02 , G11C29/12 , H01L2224/16145 , H03M13/15 , H03M13/152
Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for hybrid memory. In one embodiment, a hybrid memory may include a package substrate. The hybrid memory may also include a hybrid memory buffer chip attached to the first side of the package substrate. High speed input/output (HSIO) logic supporting a HSIO interface with a processor. The hybrid memory also includes packet processing logic to support a packet processing protocol on the HSIO interface. Additionally, the hybrid memory also has one or more memory tiles that are vertically stacked on the hybrid memory buffer.
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