公开(公告)号：DE112013001661T5

公开(公告)日：2015-01-15

申请号：DE112013001661

申请日：2013-05-16

Applicant: INTEL CORP

Inventor： GOUGH ROBERT ,  HARRIMAN DAVID J ,  JAUSSI JAMES E ,  WAGH MAHESH

IPC: H04L29/08 ,  H04B7/24

Abstract: In einer Ausführungsform umfasst die vorliegende Erfindung einen Protokollstapel, der eine Transaktionsschicht und eine Verbindungsschicht enthält. Zusätzlich wird eine erste physikalische (PHY) Haupteinheit an den Protokollstapel gekoppelt, um die Kommunikation zwischen dem Prozessor und einem Gerät über eine physikalische Verbindung mit dem Prozessor zu ermöglichen, wobei die PHY-Haupteinheit ein Niedrigenergie-Kommunikationsprotokoll einschließlich eines ersten physikalischen Einheitsschaltkreis ist. Wiederum wird eine zweite PHY-Einheit mit dem Protokollstapel verbunden, um die Kommunikation zwischen dem Prozessor und dem Gerät über einen Seitenbandkanal mit Verbindung zwischen dem Mehrkernprozessor und dem Gerät, getrennt von der physikalischen Verbindung, wobei die zweite PHY-Einheit eine zweite physikalische Einheitsschaltung enthält, zu ermöglichen. Andere Ausführungsformen wurden beschrieben und beansprucht.

公开(公告)号：WO2011081846A2

公开(公告)日：2011-07-07

申请号：PCT/US2010059853

申请日：2010-12-10

Applicant: INTEL CORP ,  DUNNING DAVE ,  CASPER BRYAN ,  MOONEY RANDY ,  MANSURI MOZHGAN ,  JAUSSI JAMES E

Inventor： DUNNING DAVE ,  CASPER BRYAN ,  MOONEY RANDY ,  MANSURI MOZHGAN ,  JAUSSI JAMES E

IPC: G11C5/02

CPC classification number: G06F11/1076 ,  G11C5/02 ,  G11C29/12 ,  H01L2224/16145 ,  H03M13/15 ,  H03M13/152

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for hybrid memory. In one embodiment, a hybrid memory may include a package substrate. The hybrid memory may also include a hybrid memory buffer chip attached to the first side of the package substrate. High speed input/output (HSIO) logic supporting a HSIO interface with a processor. The hybrid memory also includes packet processing logic to support a packet processing protocol on the HSIO interface. Additionally, the hybrid memory also has one or more memory tiles that are vertically stacked on the hybrid memory buffer.

Abstract translation: 本发明的实施例一般涉及用于混合存储器的系统，方法和装置。 在一个实施例中，混合存储器可以包括封装衬底。 混合存储器还可以包括附接到封装衬底的第一侧的混合存储器缓冲芯片。 高速输入/输出（HSIO）逻辑支持与处理器的HSIO接口。 混合存储器还包括在HSIO接口上支持分组处理协议的分组处理逻辑。 此外，混合存储器还具有垂直堆叠在混合存储器缓冲器上的一个或多个存储器片。

公开(公告)号：WO2017105752A8

公开(公告)日：2018-07-12

申请号：PCT/US2016062509

申请日：2016-11-17

Applicant: INTEL CORP

Inventor： KIRAN SHIVA ,  HSUEH TZU-CHIEN ,  JAUSSI JAMES E

IPC: H04L25/49 ,  H04L25/03

CPC classification number: H04B3/145 ,  H04B1/0007 ,  H04B14/023

Abstract: Some embodiments include apparatus and methods using an input node, an analog to digital converter (ADC) including an input coupled to the input node, a first feedforward equalizer (FFE) including an input coupled to an output of the ADC, a second FFE including an input coupled to the output of the ADC, and a decision feedback equalizer (DFE) including a first input, a second input, and an output, the first input coupled to an output of the first FFE, and the second input coupled to an output of the second FFE.

公开(公告)号：DE112018007990T5

公开(公告)日：2021-06-02

申请号：DE112018007990

申请日：2018-09-19

Applicant: INTEL CORP

Inventor： CASPER BRYAN ,  JAUSSI JAMES E ,  THAKKAR CHINTAN ,  SHOPOV STEFAN

IPC: H04L27/36

Abstract: Eine digitale Senderarchitektur zur Übertragung (TX) von Multi-Gigabit-pro-Sekunde-Datensignalen auf einzelnen Trägern (SC) oder orthogonalen Frequenzmultiplex- (OFDM-) Trägern bei Millimeterwellenfrequenzen in einem von einem Hochauflösungs-Modulationsmodus oder einem Spektralformungs-Modus wird offenbart. Die Architektur umfasst eine Anzahl von digitalen Leistungsverstärker- (DPA) und rekonfigurierbaren Modulations-Schaltungssegmenten, um einzelne Bits eines Datenbitstroms parallel zu verarbeiten gemäß einer spezifischen Schaltungskonfiguration, die dem ausgewählten TX-Modus entspricht, wobei ein Multiplexer zum Schalten zwischen Konfigurationen verwendet wird.

公开(公告)号：EP2792027A4

公开(公告)日：2015-09-09

申请号：EP11877554

申请日：2011-12-14

Applicant: INTEL CORP

Inventor： JAUSSI JAMES E ,  MOONEY STEPHEN R ,  HECK HOWARD L ,  PEDERSON BRUCE E ,  CASPER BRYAN K

IPC: H01R12/71 ,  H01R12/72 ,  H01R13/629 ,  H01R13/66 ,  H01R24/62

CPC classification number: H01R24/64 ,  H01R12/721 ,  H01R13/66 ,  H01R13/6658 ,  H01R24/28 ,  H01R24/62 ,  H01R2107/00

Abstract: Methods and systems may include an input/output (IO) interface that has an integrated buffer, a housing and a substrate disposed within the housing. The substrate may include a first side, a second side and a connection edge. The integrated buffer can be coupled to at least one of the first side and the second side of the substrate. A plurality of rows of contacts may be coupled to the first side of the substrate. Each row of contacts can be stacked substantially parallel to the connection edge. The substrate may have power outputs coupled thereto and the integrated buffer can include a voltage regulator that has a supply output coupled to the power outputs.

Abstract translation: 方法和系统可以包括具有集成缓冲器，壳体和布置在壳体内的基板的输入/输出（IO）接口。 衬底可以包括第一侧，第二侧和连接边缘。 集成缓冲器可以耦合到衬底的第一侧面和第二侧面中的至少一个。 多个触点列可以耦合到衬底的第一侧。 每排触点可以基本上平行于连接边缘堆叠。 衬底可以具有耦合到其上的功率输出，并且集成缓冲器可以包括具有耦合到功率输出的电源输出的电压调节器。

公开(公告)号：EP2519948A4

公开(公告)日：2014-01-08

申请号：EP10841482

申请日：2010-12-10

Applicant: INTEL CORP

Inventor： DUNNING DAVE ,  CASPER BRYAN ,  MOONEY RANDY ,  MANSURI MOZHGAN ,  JAUSSI JAMES E

IPC: G11C5/02

CPC classification number: G06F11/1076 ,  G11C5/02 ,  G11C29/12 ,  H01L2224/16145 ,  H03M13/15 ,  H03M13/152

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for hybrid memory. In one embodiment, a hybrid memory may include a package substrate. The hybrid memory may also include a hybrid memory buffer chip attached to the first side of the package substrate. High speed input/output (HSIO) logic supporting a HSIO interface with a processor. The hybrid memory also includes packet processing logic to support a packet processing protocol on the HSIO interface. Additionally, the hybrid memory also has one or more memory tiles that are vertically stacked on the hybrid memory buffer.