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    INTEGRATED TRANSLATIONAL LAND-GRID ARRAY SOCKETS AND LOADING MECHANISMS FOR SEMICONDUCTIVE DEVICES
    1.
    发明申请
    INTEGRATED TRANSLATIONAL LAND-GRID ARRAY SOCKETS AND LOADING MECHANISMS FOR SEMICONDUCTIVE DEVICES 审中-公开
    集成式翻译区域阵列插座和半导体器件的加载机制

    公开(公告)号：WO2012108944A3

    公开(公告)日：2012-11-22

    申请号：PCT/US2011067509

    申请日：2011-12-28

    Applicant: INTEL CORP ,  AOKI RUSSELL S ,  VALPIANI ANTHONY P ,  DALE BARRY T ,  CHIU CHIA-PIN

    Inventor： AOKI RUSSELL S ,  VALPIANI ANTHONY P ,  DALE BARRY T ,  CHIU CHIA-PIN

    IPC: H01R33/76 ,  H01L23/48 ,  H01R13/62

    CPC classification number: G06F1/16 ,  H01R13/193 ,  H05K7/1007 ,  Y10T29/49826

    Abstract: A land-grid array die package socket is configured for low- or zero insertion-force assembly with a land-grid array die package. For zero insertion-force assembly, a motion plate applies a force on a land-grid array contact that causes a contact tip to move into protective cover while the die package is inserted into the socket. After zero insertion-force assembly, the motion plate applies a force on the land-grid array contact that causes the contact tip to deflect in a positive-Z direction until a useful contact is made at the contact tip with a land-grid array pad.

    Abstract translation: 地面阵列阵列封装插座被配置为具有地平线阵列管芯封装的低或零插入力组件。 对于零插入力组件，运动板在地面栅格阵列触点上施加力，当模具封装插入插座时，导致接触尖端移动到保护盖中。 在零插入力组件之后，运动板在平台格栅阵列接触件上施加力，其使得接触尖端以正Z方向偏转，直到在接地尖端处与平台栅格阵列垫片进行有用的接触 。

    THERMISCHE LÖSUNGEN FÜR MULTI-PACKAGE-ANORDNUNGEN
    3.
    发明专利
    THERMISCHE LÖSUNGEN FÜR MULTI-PACKAGE-ANORDNUNGEN 未知

    公开(公告)号：DE102020110857A1

    公开(公告)日：2020-12-03

    申请号：DE102020110857

    申请日：2020-04-21

    Applicant: INTEL CORP

    Inventor： CHIU CHIA-PIN ,  SANKMAN ROBERT L

    IPC: H01L23/367 ,  H01L25/065

    Abstract: Eine Integrierte-Schaltung-Anordnung kann gebildet werden mit zumindest zwei Integrierte-Schaltung-Packages, wobei die zumindest zwei Integrierte-Schaltung-Packages eine Wärmeableitvorrichtung gemeinschaftlich verwenden. Bei einem Ausführungsbeispiel können die zumindest zwei Integrierte-Schaltung-Packages an einer elektronischen Karte elektrisch angebracht sein, um eine Integrierte-Schaltung-Zwischenanordnung zu bilden. Bei einem weiteren Ausführungsbeispiel kann die Integrierte-Schaltung-Anordnung zumindest eine Integrierte-Schaltung-Zwischenanordnung umfassen, die an einer elektronischen Platine elektrisch angebracht ist.

    Bumpless Build-Up-Layer-Paket einschliesslich eines integrierten Wärmeverteilers
    4.
    发明专利
    Bumpless Build-Up-Layer-Paket einschliesslich eines integrierten Wärmeverteilers 未知

    公开(公告)号：DE112013000494B4

    公开(公告)日：2018-07-19

    申请号：DE112013000494

    申请日：2013-06-04

    Applicant: INTEL CORP

    Inventor： TEH WENG HONG ,  KULKARNI DEEPAK ,  CHIU CHIA-PIN ,  HARIRCHIAN TANNAZ ,  GUZEK JOHN S

    IPC: H01L23/36 ,  H01L21/56 ,  H01L23/48

    Abstract: Halbleiterpaket, umfassend:eine mikroelektronische Chiplage mit einer oberen Chiplagenoberfläche, eine zur oberen Chiplagenoberfläche parallele untere Chiplagenoberfläche und eine Chiplagenseite, wobei die mikroelektronische Chiplage eine aktive Zone und eine inaktive Zone einschließt;einen Wärmeverteiler mit einer oberen Wärmeverteileroberfläche, einer zur oberen Wärmeverteileroberfläche parallelen unteren Wärmeverteileroberfläche und wenigstens einer Wärmeverteilerseite, wobei der Wärmeverteiler, auf der unteren Fläche der mikroelektronischen Chiplage in thermischer Kommunikation mit der inaktiven Zone der Chiplage angeordnet und von der aktiven Zone der mikroelektronischen Chiplage galvanisch getrennt ist;ein Verkapselungsmaterial, das die Chiplagenseite und die Wärmeverteilerseite und die obere Wärmeverteileroberfläche verkapselt, wobei das Verkapselungsmaterial eine Oberseite parallel zur Chiplagen-Oberseite und eine Unterseite parallel zur Chiplagen-Unterseite einschließt;eine Vielzahl von Aufbauschichten, die auf der Oberseite des Verkapselungsmaterials angeordnet sind; undeine Vielzahl von leitenden Traces, die auf den Aufbauschichten angeordnet sind und sich in elektrischer Kommunikation mit der aktiven Zone befinden, wobei ein Gitter von Wärmeleitern zwischen der Vielzahl von leitenden Traces und der Chiplagen-Oberseite angeordnet ist und das Gitter um Kontakte der Chiplage herum verflochten ist und in thermischer Kommunikation mit wenigstens einem Wärmeleiter gekoppelt ist.

    Substrat-Routing mit lokaler hoher Dichte
    6.
    发明专利
    Substrat-Routing mit lokaler hoher Dichte 未知

    公开(公告)号：DE102014003462A1

    公开(公告)日：2015-09-17

    申请号：DE102014003462

    申请日：2014-03-11

    Applicant: INTEL CORP

    Inventor： STARKSTON ROBERT ,  MALLIK DEBENDRA ,  GUZEK JOHN S ,  CHIU CHIA-PIN ,  KULKARNI DEEPAK ,  MAHAJAN RAVI V

    IPC: H01L23/50 ,  H01L21/60 ,  H01L21/768 ,  H01L25/065

    Abstract: Hierin werden Ausführungsformen eines Systems und von Verfahren zum Substrat-Routing mit lokaler hoher Dichte allgemein beschrieben. In einer oder mehreren Ausführungsformen enthält eine Vorrichtung ein Medium, erste und zweite Schaltungselemente, ein Verbindungselement und eine dielektrische Schicht. Das Medium kann darin Routing mit niedriger Dicht enthalten. Das Verbindungselement kann in dem Medium eingebettet sein und kann darin eine Vielzahl von elektrisch leitfähigen Elementen enthalten, wobei das elektrisch leitfähige Element mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt sein kann. Das Verbindungselement kann darin Routing mit hoher Dichte enthalten. Die dielektrische Schicht kann sich über dem Verbindungschip befinden, wobei die dielektrische Schicht die dort hindurch tretenden ersten und zweiten Schaltungselemente enthält.

    Multi-chip package
    7.
    发明专利
    Multi-chip package 未知

    公开(公告)号：GB2503599A

    公开(公告)日：2014-01-01

    申请号：GB201317126

    申请日：2010-03-11

    Applicant: INTEL CORP

    Inventor： BRAUNISCH HENNING ,  CHIU CHIA-PIN ,  ALEKSOV ALEKSANDAR ,  AU HINMENT ,  LOTZ STEFANIE M ,  SWAN JOHANNA M ,  SHARAN SUJIT

    IPC: H01L25/065 ,  H01L23/12 ,  H01L23/538

    Abstract: A multi-chip package includes a substrate 110 having a first side 111, an opposing second side 112, and a third side 213 that extends from the first side 111 to the second side 112, a first die 120 attached to the first side of the substrate 111 and a second die 130 attached to the first side of the substrate 111, and a bridge 140 adjacent to the third side of the substrate 213 and attached to the first die 120 and to the second die 130, where no portion of the substrate 110 is underneath the bridge and where the bridge creates a connection between the first die 120 and the second die 130. Also disclosed is a method of providing die-to-die interconnects comprising attaching first and second dies to a carrier, attaching a bridge to the first and second dies and attaching the first and second dies to a substrate. Also disclosed is a multi-chip package where the bridge is provided between the first and second dies and the first side 111 of the substrate. Further disclosed is a multi-chip package where the first and second dies are connected to the substrate by flip-chip connections where the second die is also attached to the first die by a flip chip connection; where a further embodiment discloses a third die flip-chip connected to the substrate and second die, where the second die connects the first die to the third.

    Multi-chip package and method of providing die-to-die interconnects in same
    8.
    发明专利
    Multi-chip package and method of providing die-to-die interconnects in same 未知

    公开(公告)号：GB2483387A

    公开(公告)日：2012-03-07

    申请号：GB201119496

    申请日：2010-03-11

    Applicant: INTEL CORP

    Inventor： BRAUNISCH HENNING ,  CHIU CHIA-PIN ,  ALEKSOV ALEKSANDAR ,  AU HINMENT ,  LOTZ STEFANIE M ,  SWAN JOHANNA M ,  SHARAN SUJIT

    IPC: H01L23/538 ,  H01L23/13

    Abstract: A multi-chip package includes a substrate (110) having a first side (111), an opposing second side (112), and a third side (213) that extends from the first side to the second side, a first die (120) attached to the first side of the substrate and a second die (130) attached to the first side of the substrate, and a bridge (140) adjacent to the third side of the substrate and attached to the first die and to the second die. No portion of the substrate is underneath the bridge. The bridge creates a connection between the first die and the second die. Alternatively, the bridge may be disposed in a cavity (615, 915) in the substrate or between the substrate and a die layer (750). The bridge may constitute an active die and may be attached to the substrate using wirebonds (241, 841, 1141, 1541).

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