公开(公告)号：DE102019108051A1

公开(公告)日：2019-10-24

申请号：DE102019108051

申请日：2019-03-28

Applicant: INTEL CORP

Inventor： VALERIO JAMES ,  ASHBAUGH BEN ,  RAMANI PRADEEP ,  DAVID REBECCA ,  GANAPATHY SABAREESH ,  HASHEMI HASHEM

IPC: G06T1/20

Abstract: Hierin beschriebene Ausführungsformen stellen Techniken bereit, um eine hohe zeitliche Zwischenspeicherlokalisierung zwischen unabhängigen Threads mit dem gleichen oder einem ähnlichen Arbeitsspeicherzugriffsmuster beizubehalten. Eine Ausführungsform sieht eine Grafikverarbeitungseinheit vor, die eine Anweisungsausführungspipeline umfasst, die Hardwareausführungslogik und einen Thread-Dispatcher enthält, um einen Satz von Befehlen zur Ausführung zu verarbeiten und mehrere Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen, um den Satz von Befehlen auszuführen. Der Thread-Dispatcher kann ausgelegt sein, gleichzeitig eine erste Gruppe der mehreren Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen und eine Verteilung von zusätzlichen Hardwarethreads für den Satz von Befehlen zurückzuhalten, bis die erste Gruppe die Ausführung abgeschlossen hat.

公开(公告)号：DE102020130880A1

公开(公告)日：2021-08-05

申请号：DE102020130880

申请日：2020-11-23

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  RANGANATHAN VASANTH ,  ASHBAUGH BEN ,  VALERIO JAMES

IPC: G06F9/50 ,  G06T1/20

Abstract: Eine Einrichtung, um Partitionierung lokalen Speichers zu erleichtern, ist offenbart. Die Einrichtung weist mehrere Ausführungseinheiten auf, um mehrere Ausführungsthreads auszuführen, einen Speicher, der gekoppelt ist, um Zugriff zwischen mehreren Ausführungseinheiten zu teilen, und Partitionierungshardware, um den Speicher zu partitionieren, der als Cache und geteilter lokaler Speicher (SLM) zu verwenden ist, wobei die Partitionierungshardware den Speicher basierend auf einer Menge der mehreren Ausführungsthreads partitioniert, die auf den aktiven Ausführungseinheiten ausgeführt sind.

公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102021128313A1

公开(公告)日：2022-06-02

申请号：DE102021128313

申请日：2021-10-29

Applicant: INTEL CORP

Inventor： MROZEK MICHAL ,  DUNAJSKI BARTOSZ ,  ASHBAUGH BEN ,  FLIFLET BRANDON

IPC: G06T1/60 ,  G06F12/1027

Abstract: Es wird eine Einrichtung zum Ermöglichen einer Verarbeitung in einer Mehrfachkachel-Vorrichtung offenbart. Die Einrichtung umfasst mehrere Verarbeitungskacheln, die jeweils eine Speichervorrichtung und mehrere Verarbeitungsressourcen beinhalten, die mit dem Vorrichtungsspeicher gekoppelt sind, und eine Speicherverwaltungseinheit zum Verwalten der Speichervorrichtungen in jeder der mehreren Kacheln, um eine Zuweisung von Speicherressourcen unter den Speichervorrichtungen zur Ausführung durch die mehreren Verarbeitungsressourcen durchzuführen.

公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：DE112020000854T5

公开(公告)日：2021-12-09

申请号：DE112020000854

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： ASHBAUGH BEN ,  PEARCE JONATHAN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM B ,  KIM SUNGYE ,  PETRE MARIAN ALIN

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf die Ablaufsteuerung von Threadgruppen für die Grafikverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst eine Vielzahl von Prozessoren, einschließlich einer Vielzahl von Grafikprozessoren, um Daten zu verarbeiten; eine Erinnerung; und einen oder mehrere Caches zum Speichern von Daten für die Mehrzahl von Grafikprozessoren, wobei der eine oder die mehreren Prozessoren eine Mehrzahl von Gruppen von Threads zur Verarbeitung durch die Mehrzahl von Grafikprozessoren planen sollen, wobei die Planung der Mehrzahl von Gruppen von Threads umfasst: wobei die mehreren Prozessoren eine Vorspannung zum Scheduling der mehreren Gruppen von Threads gemäß einer Cache-Lokalität für den einen oder die mehreren Caches anwenden.

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.

公开(公告)号：DE102020115578A1

公开(公告)日：2020-12-31

申请号：DE102020115578

申请日：2020-06-12

Applicant: INTEL CORP

Inventor： VALERIO JAMES ,  RAY JOYDEEP ,  ASHBAUGH BEN ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06T1/60 ,  G06F12/0802

Abstract: Hier beschriebene Ausführungsformen stellen einen Allzweckgrafikprozessor bereit, der mehrere Kacheln, wobei jede Kachel aus den mehreren Kacheln wenigstens eine Ausführungseinheit, einen lokalen Cache und eine Cache-Steuereinheit umfasst, und einen Speicher mit hoher Bandbreite, der mit den mehreren Kacheln kommunikationstechnisch gekoppelt ist, umfasst, wobei der Speicher mit hoher Bandbreite von den mehreren Kacheln gemeinsam verwendet wird. Die Cache-Steuereinheit dient zum Implementieren eines Protokolls für das Management von partiellem Schreiben zum Empfangen einer partiellen Schreiboperation, die auf eine Cache-Zeile in dem lokalen Cache gerichtet ist, wobei die partielle Schreiboperation Schreibdaten umfasst, Schreiben der Daten, die der partiellen Schreiboperation zugeordnet sind, in den lokalen Cache, wenn die Cache-Zeile in einem modifizierten Zustand ist, und Weiterleiten der Schreibdaten, die der partiellen Schreiboperation zugeordnet sind, zu dem Speicher mit hoher Bandbreite, wenn die partielle Schreiboperation einen Cache-Fehlschlag auslöst oder wenn die Cache-Zeile in einem exklusiven Zustand oder einem gemeinsam verwendeten Zustand ist. Andere Ausführungsformen weniger Merkmale und können beschrieben und beansprucht sein.