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    Mechanism for instruction set based on thread execution on plurality of instruction sequencers
    1.
    发明专利
    Mechanism for instruction set based on thread execution on plurality of instruction sequencers 有权
    基于指令序列的多项式执行指令集的机制

    公开(公告)号：JP2011023032A

    公开(公告)日：2011-02-03

    申请号：JP2010204922

    申请日：2010-09-13

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： WANG HONG ,  SHEN JOHN ,  GROCHOWSKI ED ,  HELD JAMES PAUL ,  BIGBEE BRYANT ,  KAUSHIK SHIVNANDAN D ,  CHINYA GAUTHAM ,  ZOU XIANG ,  HAMMARLUND PER ,  TIAN XINMIN ,  AGGARWAL ANIL ,  RODGERS SCOTT DION ,  PATEL BAIJU V ,  RICHARD HANKINS

    IPC: G06F9/46 ,  G06F9/38

    CPC classification number: G06F9/3851 ,  G06F9/4843

    Abstract: PROBLEM TO BE SOLVED: To provide a mechanism for scheduling user-level threads so that the user-level threads can be executed on a processor that is not directly managed by an OS.
    SOLUTION: User-level threads on a first instruction sequencer are managed in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least (1) a field that makes reference to one or more instruction sequencers or (2) implicitly references with a pointer to a code that specifically addresses one or more instruction sequencers when the code is executed.
    COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种用于调度用户级线程的机制，使得可以在不由OS直接管理的处理器上执行用户级线程。 解决方案：响应于在应用级程序的控制下的第二指令定序器上执行用户级指令来管理第一指令定序器上的用户级线程。 在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。 第一用户级指令至少具有（1）引用一个或多个指令定序器的字段，或（2）隐含地引用指向代码执行时特定地址一个或多个指令定序器的代码的指针。 版权所有（C）2011，JPO＆INPIT

    Prozessorauswahl für einen Interrupt, die einen Prozessorcluster identifiziert
    4.
    发明专利
    Prozessorauswahl für einen Interrupt, die einen Prozessorcluster identifiziert 未知

    公开(公告)号：DE102008035120B4

    公开(公告)日：2014-11-13

    申请号：DE102008035120

    申请日：2008-07-28

    Applicant: INTEL CORP

    Inventor： KAUSHIK SHIVNANDAN D ,  TIRUVALLUR KESHAVAN K ,  CROSSLAND JAMES B ,  MUTHRASANALLUR SRIDHAR ,  PARTHASARATHY RAJESH S ,  HOOD LUKE P

    IPC: G06F9/26 ,  G06F9/50

    Abstract: Vorrichtung, die aufweist: Eine erste Prozessorbaugruppe (0), die ein erstes Cluster von Prozessoren und einen ersten Uncore (42) mit einer ersten Prozessorauswahllogik (46) mit einem ersten Filter (48) umfasst; eine zweite Prozessorbaugruppe (1), die ein zweites Cluster von Prozessoren und einen zweiten Uncore (52) mit einer zweiten Prozessorauswahllogik (56) mit einem zweiten Filter (58) umfasst; einen Eingabe/Ausgabe-Hub (12), der mit der ersten (0) und zweiten Prozessorbaugruppe (1) gekoppelt ist und eine Prozessorauswahllogik (20) umfasst, um Identifikationszahlen für ein logisches Ziel zu empfangen, die mit Interrupts verknüpft sind, welche jeweils eine Prozessorcluster-Identifikationszahl aufweisen, um einen Cluster aus Prozessoren zu identifizieren, an den die Interrupts gerichtet sind, und wobei die Identifikationszahlen für ein logisches Ziel jeweils dazu geeignet sind, zu identifizieren, welche Prozessoren innerhalb des identifizierten Clusters aus Prozessoren zur Verfügung stehen, um den entsprechenden der Interrupts zu empfangen, und wobei die Prozessorauswahllogik (20) dazu eingerichtet ist, einen der ersten und zweiten Cluster auszuwählen, um den Interrupt zu empfangen, und der Filter (48) des ausgewählten Clusters eingerichtet ist, einen oder mehrere Prozessoren basierend auf dem Leistungszustand und/oder der Priorität aus der Betrachtung herauszufiltern, umfassend eine Identifikation eines oder mehrerer Prozessoren in einem niedrigsten Energiesparzustand und ein Finden des Prozessors mit der geringsten Priorität unter dem einen oder den mehreren Prozessoren in einem niedrigsten Energiesparzustand, wobei die Prozessorauswahllogik (20) dazu eingerichtet ist, auf eine Bitmap des ersten Clusters aus Prozessoren in Energiesparzuständen zuzugreifen und die Bitmap mit einer eingehenden Zielbitmap logisch zu UND-Verknüpfen, um einen Prozessor mit einem Identifizierer als ein Ziel, um den Interrupt zu empfangen, auszuwählen, und die Prozessorauswahllogik (46) des ausgewählten Clusters eingerichtet ist, den ausgewählten der zur Verfügung stehenden Prozessoren durch eine relative Position eines entsprechenden Bits in den Identifikationszahlen für ein logisches Ziel zu identifizieren, und wobei andere der zur Verfügung stehenden Prozessoren im identifizierten Cluster, die nicht ausgewählt sind, den Interrupt zu empfangen, den Interrupt nicht empfangen.

    5.
    发明专利
    未知

    公开(公告)号：DE102008035120A1

    公开(公告)日：2009-03-12

    申请号：DE102008035120

    申请日：2008-07-28

    Applicant: INTEL CORP

    Inventor： KAUSHIK SHIVNANDAN D ,  TIRUVALLUR KESHAVAN K ,  CROSSLAND JAMES B ,  MUTHRASANALLUR SRIDHAR ,  PARTHASARATHY RAJESH S ,  HOOD LUKE P

    IPC: G06F9/26 ,  G06F9/50

    Abstract: In some embodiments, an apparatus includes processor selection logic to receive logical destination identification numbers that are associated with interrupts each having a processor cluster identification number to identify a cluster of processors to which the interrupts are directed. The logical destination identification numbers are each to identify which processors within the identified cluster of processors are available to receive the corresponding one of interrupts. The processor selection logic is to select one of the available processors to receive the interrupt, and the selected one of the available processors is identified through a relative position of a corresponding bit in the logical destination identification numbers. Other embodiments are described.

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