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    Virtual to physical address translation with support for page attributes
    1.
    发明专利
    Virtual to physical address translation with support for page attributes 有权
    虚拟地址翻译支持页面属性

    公开(公告)号：JP2014067445A

    公开(公告)日：2014-04-17

    申请号：JP2013261239

    申请日：2013-12-18

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： FALIK OHAD ,  BEN-ZION FRIEDMAN ,  DOWECK JACOB D ,  WEISSMANN ELIEZER ,  CROSSLAND JAMES B

    IPC: G06F12/10 ,  G06F12/08

    CPC classification number: G06F12/1009 ,  G06F12/10 ,  G06F12/1027 ,  G06F12/1036 ,  G06F2212/1016 ,  G06F2212/507 ,  G06F2212/65 ,  G06F2212/657 ,  G06F2212/68

    Abstract: PROBLEM TO BE SOLVED: To provide systems, methods, and apparatuses for virtual to physical address translation with support for page attributes.SOLUTION: A system receives an instruction to translate a virtual memory pointer to a physical memory address for a memory location; in address translation hardware, translates the virtual memory pointer to the physical memory address on the basis of page table information to produce a partial result of the instruction; and, as the result of the instruction, loads the physical memory address and one or more page attributes into one or more processor registers without accessing to a memory hierarchy.

    Abstract translation: 要解决的问题：提供用于虚拟到物理地址转换的系统，方法和装置，以支持页面属性。解决方案：系统接收将虚拟存储器指针转换为存储器位置的物理存储器地址的指令; 在地址转换硬件中，基于页表信息将虚拟存储器指针转换为物理存储器地址以产生指令的部分结果; 并且作为指令的结果，将物理存储器地址和一个或多个页面属性加载到一个或多个处理器寄存器中，而不访问存储器层次结构。

    Virtual address to physical address translation with support for page attribute
    3.
    发明专利
    Virtual address to physical address translation with support for page attribute 审中-公开
    虚拟地址到支持页面属性的物理地址翻译

    公开(公告)号：JP2008299844A

    公开(公告)日：2008-12-11

    申请号：JP2008135642

    申请日：2008-05-23

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： FALIK OHAD ,  FRIEDMAN BEN-ZION ,  DOWECK JACOB D ,  WEISSMANN ELIEZER ,  CROSSLAND JAMES B

    IPC: G06F12/10 ,  G06F9/34

    CPC classification number: G06F12/1009 ,  G06F12/10 ,  G06F12/1027 ,  G06F12/1036 ,  G06F2212/1016 ,  G06F2212/507 ,  G06F2212/65 ,  G06F2212/657 ,  G06F2212/68

    Abstract: PROBLEM TO BE SOLVED: To return a physical memory address about a linear address given as an operand without typically giving additional information in the conventional address translation instruction. SOLUTION: This embodiment relates to a system, method and device for translating from a linear address to a physical address, with support for page attribute. In some embodiments, the system receives an instruction to translate a memory point to a physical memory address about a certain memory position. The system can return the physical memory address to one or a plurality of page attributes. Other embodiments are described and patent claim is made. COPYRIGHT: (C)2009,JPO&INPIT

    Abstract translation: 要解决的问题：返回关于作为操作数给出的线性地址的物理存储器地址，而不会在常规地址转换指令中通常给出附加信息。 解决方案：本实施例涉及一种用于从线性地址转换为物理地址并支持页面属性的系统，方法和设备。 在一些实施例中，系统接收将存储器点转换到关于某个存储器位置的物理存储器地址的指令。 该系统可以将物理存储器地址返回到一个或多个页面属性。 描述了其它实施例，并且进行了专利权利要求。 版权所有（C）2009，JPO＆INPIT

    Virtual to physical address translation instruction returning page attributes
    5.
    发明专利
    Virtual to physical address translation instruction returning page attributes 未知

    公开(公告)号：GB2449749A

    公开(公告)日：2008-12-03

    申请号：GB0809264

    申请日：2008-05-22

    Applicant: INTEL CORP

    Inventor： FALIK OHAD ,  FRIEDMAN BEN-ZION ,  DOWECK JACOB D ,  WEISSMANN ELIEZER ,  CROSSLAND JAMES B

    IPC: G06F12/10

    Abstract: A processor has an instruction to translate a virtual memory pointer to a physical memory address. The instruction returns the address and attributes associated with the page corresponding to the address. The translation may use a translation look aside buffer (TLB) or a page table. It may use the page table if the address is not in the TLB. The instruction may be used by a virtual machine manager to produce a host physical address. It may be used by a guest operating system to produce a guest physical memory address. The instruction may have an operand to define the context of the translation. The returned address may be stored in a dedicated register.

    CREATION OF LOGICAL APIC ID WITH CLUSTER ID AND INTRA-CLUSTER ID
    6.
    发明申请
    CREATION OF LOGICAL APIC ID WITH CLUSTER ID AND INTRA-CLUSTER ID 审中-公开
    创建带集群ID和集群ID的逻辑APIC ID

    公开(公告)号：WO2009032757A3

    公开(公告)日：2009-05-07

    申请号：PCT/US2008074638

    申请日：2008-08-28

    Applicant: INTEL CORP ,  KAUSHKI SHIVNANDAN D ,  TIRUVALLUR KESHAVAN K ,  CROSSLAND JAMES B ,  MUTHRASANALLUR SRIDHAR ,  PARTHASARATHY RAJESH S ,  HOOD LUKE P

    Inventor： KAUSHKI SHIVNANDAN D ,  TIRUVALLUR KESHAVAN K ,  CROSSLAND JAMES B ,  MUTHRASANALLUR SRIDHAR ,  PARTHASARATHY RAJESH S ,  HOOD LUKE P

    IPC: G06F13/24

    CPC classification number: G06F13/24

    Abstract: In some embodiments, an apparatus includes logical interrupt identification number creation logic to receive physical processor identification numbers and create logical processor identification numbers through using the physical processor identification numbers. Each of the logical processor identification numbers corresponds to one of the physical processor identification numbers, and the logical processor identification numbers each include a processor cluster identification number and an intra-cluster identification number. The processor cluster identification numbers are each formed to include a group of bits from the corresponding physical processor identification number shifted in position, and the intra-cluster identification numbers are each formed in response to values of others of the bits of the corresponding physical processor identification number. Other embodiments are described.

    Abstract translation: 在一些实施例中，一种装置包括逻辑中断识别号码创建逻辑，以接收物理处理器识别号码并通过使用物理处理器识别号码创建逻辑处理器识别号码。 每个逻辑处理器识别号码对应于物理处理器识别号码中的一个，并且逻辑处理器识别号码每个包括处理器簇识别号码和簇内识别号码。 处理器集群标识号每一个被形成为包括来自对应的位置的相应物理处理器标识号的一组比特，并且每个集群内标识号都是响应于对应物理处理器标识的其他比特的值而形成的 数。 描述了其他实施例。

    VERFAHREN, EINRICHTUNG UND BEFEHLE FÜR THREAD-AUSSETZUNG AUF BENUTZEREBENE
    7.
    发明专利
    VERFAHREN, EINRICHTUNG UND BEFEHLE FÜR THREAD-AUSSETZUNG AUF BENUTZEREBENE 未知

    公开(公告)号：DE112017000721T5

    公开(公告)日：2018-10-31

    申请号：DE112017000721

    申请日：2017-01-10

    Applicant: INTEL CORP

    Inventor： MISHAELI MICHAEL ,  BRANDT JASON W ,  NEIGER GILBERT ,  MALLICK ASIT K ,  SANKARAN RAJESH M ,  MAKARAM RAGHUNANDAN ,  CHAFFIN BENJAMIN C ,  CROSSLAND JAMES B ,  ANVIN H PETER

    IPC: G06F9/44 ,  G06F9/30

    Abstract: Ein Prozessor eines Aspekts umfasst eine Decodiereinheit zum Decodieren eines Befehls zum Aussetzen eines Threads auf Benutzerebene, dazu dienend, einen ersten alternativen Zustand anzuzeigen. Der Prozessor umfasst außerdem eine Ausführungseinheit, die mit der Decodiereinheit gekoppelt ist. Die Ausführungseinheit dient dazu, den Befehl mit einer Berechtigung auf Benutzerebene durchzuführen. Die Ausführungseinheit dient, in Reaktion auf den Befehl, zum: (a) Aussetzen der Ausführung eines Threads auf Benutzerebene, von dem der Befehl, empfangen worden sein sollte; (b) Überführen eines logischen Prozessors, auf dem der Thread auf Benutzerebene ausgeführt worden sein sollte, in den angezeigten ersten alternativen Zustand; und (c) Wiederaufnehmen der Ausführung des Threads auf Benutzerebene, wenn sich der logische Prozessor in dem angezeigten ersten alternativen Zustand befindet, mit einer Latenz, die kleiner sein soll als die Hälfte der Latenz, mit der die Ausführung eines Threads wiederaufgenommen werden kann, wenn sich der logische Prozessor in einem Prozessor-angehalten-Leistungszustand befindet.

    Prozessorauswahl für einen Interrupt, die einen Prozessorcluster identifiziert
    8.
    发明专利
    Prozessorauswahl für einen Interrupt, die einen Prozessorcluster identifiziert 未知

    公开(公告)号：DE102008035120B4

    公开(公告)日：2014-11-13

    申请号：DE102008035120

    申请日：2008-07-28

    Applicant: INTEL CORP

    Inventor： KAUSHIK SHIVNANDAN D ,  TIRUVALLUR KESHAVAN K ,  CROSSLAND JAMES B ,  MUTHRASANALLUR SRIDHAR ,  PARTHASARATHY RAJESH S ,  HOOD LUKE P

    IPC: G06F9/26 ,  G06F9/50

    Abstract: Vorrichtung, die aufweist: Eine erste Prozessorbaugruppe (0), die ein erstes Cluster von Prozessoren und einen ersten Uncore (42) mit einer ersten Prozessorauswahllogik (46) mit einem ersten Filter (48) umfasst; eine zweite Prozessorbaugruppe (1), die ein zweites Cluster von Prozessoren und einen zweiten Uncore (52) mit einer zweiten Prozessorauswahllogik (56) mit einem zweiten Filter (58) umfasst; einen Eingabe/Ausgabe-Hub (12), der mit der ersten (0) und zweiten Prozessorbaugruppe (1) gekoppelt ist und eine Prozessorauswahllogik (20) umfasst, um Identifikationszahlen für ein logisches Ziel zu empfangen, die mit Interrupts verknüpft sind, welche jeweils eine Prozessorcluster-Identifikationszahl aufweisen, um einen Cluster aus Prozessoren zu identifizieren, an den die Interrupts gerichtet sind, und wobei die Identifikationszahlen für ein logisches Ziel jeweils dazu geeignet sind, zu identifizieren, welche Prozessoren innerhalb des identifizierten Clusters aus Prozessoren zur Verfügung stehen, um den entsprechenden der Interrupts zu empfangen, und wobei die Prozessorauswahllogik (20) dazu eingerichtet ist, einen der ersten und zweiten Cluster auszuwählen, um den Interrupt zu empfangen, und der Filter (48) des ausgewählten Clusters eingerichtet ist, einen oder mehrere Prozessoren basierend auf dem Leistungszustand und/oder der Priorität aus der Betrachtung herauszufiltern, umfassend eine Identifikation eines oder mehrerer Prozessoren in einem niedrigsten Energiesparzustand und ein Finden des Prozessors mit der geringsten Priorität unter dem einen oder den mehreren Prozessoren in einem niedrigsten Energiesparzustand, wobei die Prozessorauswahllogik (20) dazu eingerichtet ist, auf eine Bitmap des ersten Clusters aus Prozessoren in Energiesparzuständen zuzugreifen und die Bitmap mit einer eingehenden Zielbitmap logisch zu UND-Verknüpfen, um einen Prozessor mit einem Identifizierer als ein Ziel, um den Interrupt zu empfangen, auszuwählen, und die Prozessorauswahllogik (46) des ausgewählten Clusters eingerichtet ist, den ausgewählten der zur Verfügung stehenden Prozessoren durch eine relative Position eines entsprechenden Bits in den Identifikationszahlen für ein logisches Ziel zu identifizieren, und wobei andere der zur Verfügung stehenden Prozessoren im identifizierten Cluster, die nicht ausgewählt sind, den Interrupt zu empfangen, den Interrupt nicht empfangen.

    METHOD AND APPARATUS FOR TLB SHOOT-DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY
    9.
    发明申请
    METHOD AND APPARATUS FOR TLB SHOOT-DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY 审中-公开
    支持共享虚拟内存的异构计算系统中TLB SHOOT-DOWN的方法和设备

    公开(公告)号：WO2013016345A2

    公开(公告)日：2013-01-31

    申请号：PCT/US2012047991

    申请日：2012-07-24

    Applicant: INTEL CORP ,  SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

    Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

    IPC: G06F12/10 ,  G06F15/80

    CPC classification number: G06F12/1027 ,  G06F12/1081 ,  G06F2212/1016 ,  G06F2212/1048 ,  G06F2212/303 ,  G06F2212/682 ,  G06F2212/683

    Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.

    Abstract translation: 公开了用于在多核系统中共享虚拟存储器的异构设备的有效TLB（转换后备缓冲器）击穿的方法和装置。 用于有效的TLB击倒的装置的实施例可以包括用于存储虚拟地址转换条目的TLB和与TLB耦合的存储器管理单元，以维护对应于虚拟地址转换条目的PASID（进程地址空间标识符）状态条目 。 PASID状态条目可以包括活动参考状态和惰性无效状态。 响应于从多核系统中的设备接收到PASID状态更新请求并且读取PASID状态条目的惰性无效状态，存储器管理单元可执行PASID状态条目的原子修改。 存储器管理单元可以在响应于相应的惰性无效化状态的激活之前向设备发送PASID状态更新响应以同步TLB条目。

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