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1.

发明专利
Managing and implementing metadata in central processing unit using register extensions 有权
Title translation: 使用注册扩展管理和实施中央处理单元中的元数据

公开(公告)号：JP2011081790A

公开(公告)日：2011-04-21

申请号：JP2010213238

申请日：2010-09-24

Applicant: Intel Corp , インテルコーポレイション

Inventor： PATEL BAIJU V , GOPALAKRISHNA RAJEEV , GLEW ANDREW F , KUSHLIS ROBERT J , VAN DYKE DON ALAN , CIHULA JOSEPH FRANK , MALLICK ASIT K , CROSSLAND JAMES B , NEIGER GILBERT , RODGERS SCOTT DION , DIXON MARTIN GUY , CHARNEY MARK JAY , GOTTLIEB JOCOB

IPC: G06F9/34

CPC classification number: G06F9/3013 , G06F9/30105 , G06F9/30112 , G06F9/32 , G06F9/342 , G06F9/35 , G06F12/1441

Abstract: PROBLEM TO BE SOLVED: To allow lower and upper bounds of an object pointed to by a pointer to be automatically checked during execution of a program in programming languages such as C and C++ programs. SOLUTION: A processor 200 has default registers 202 and bound registers 204 which represent hardware register extensions of the default registers. The bound registers 204 maintain the association of metadata with its corresponding data. By providing the association between the default registers 202 and the bound registers 204, the calling convention of these registers 202 remains the same. The metadata being held at the bound registers 204 may be used to specify a range of memory addresses which can be accessed (loaded/stored) using the processor 200. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：允许在编程语言（如C和C ++程序）中执行程序期间自动检查由指针指向的对象的下限和上限。解决方案：处理器200具有表示默认寄存器的硬件寄存器扩展的默认寄存器202和绑定寄存器204。绑定寄存器204保持元数据与其相应数据的关联。通过提供默认寄存器202和绑定寄存器204之间的关联，这些寄存器202的调用约定保持不变。保留在绑定寄存器204的元数据可以用于指定可以使用处理器200访问（加载/存储）的存储器地址的范围。版权所有：（C）2011，JPO＆INPIT

2.

发明专利
セキュアエンクレーブページキャッシュのための進歩したページング能力を提供するための命令および論理有权
Title translation: 指示和逻辑提供先进的分页功能，以确保安全的页面缓存

公开(公告)号：JP2014203456A

公开(公告)日：2014-10-27

申请号：JP2014028162

申请日：2014-02-18

Applicant: インテル・コーポレーション , Intel Corp

Inventor： ROZAS CARLOS V , ILYA ALEXANDROVICH , ITTAI ANATI , ALEX BERENZON , MICHAEL A GOLDSMITH , BARRY E HUNTLEY , ANTON IVANOV , SIMON P JOHNSON , LESLIE-HURD REBEKAH M , FRANCIS X MCKEEN , NEIGER GILBERT , RAPPOPORT RINAT , RODGERS SCOTT DION , UDAY R SAVAGAONKAR , VINCENT R SCARLATA , VEDVYAS SHANBHOGUE , WESLEY H SMITH , WILLIAM COLIN WOOD

IPC: G06F12/14 , G06F12/10 , G06F21/62

CPC classification number: G06F12/0875 , G06F12/0808 , G06F12/1027 , G06F2212/1016 , G06F2212/402

Abstract: 【課題】セキュアエンクレーブページキャッシュの進歩したページング能力を提供する。【解決手段】複数のハードウェアスレッドまたは処理コアと、ハードウェアスレッドによってアクセス可能な、セキュアエンクレーブに割り当てられた共有ページアドレスに対するセキュアデータを保存するキャッシュとを含む。復号段階は、共有ページアドレスをオペランドとして指定する第1の命令を復号し、実行ユニットは、共有ページアドレスに対するエンクレーブページキャッシュマッピングに対応するエントリをマーク付けして、前記ハードウェアスレッドのいずれかが共有ページにアクセスする新たな変換の生成をブロックする。第2の命令が復号され、セキュアエンクレーブに対応するエンクレーブページキャッシュ内のセキュアデータに現在アクセス中のハードウェアスレッドを記録し、セキュアエンクレーブから出る時、記録されたハードウェアスレッドの数を減らす。【選択図】図1A

Abstract translation: 要解决的问题：为安全的飞地页面缓存提供高级寻呼功能。解决方案：实施例包括多个硬件线程或处理核心，用于存储分配给硬件线程可访问的安全空间的共享页面地址的安全数据的缓存。解码级将指定共享页地址的第一指令解码为操作数，并且执行单元标记对应于共享页地址的飞地页高速缓存映射的条目，以阻止任何一个硬件线程的新转换的创建以访问共享页面。第二条指令被解码; 当前正在访问对应于安全飞地的飞地页面缓存中的安全数据的硬件线程被记录下来; 并且当退出安全飞地时，记录的硬件线程数减少。

3.

发明专利
Mechanism for instruction set based on thread execution on plurality of instruction sequencers 有权
Title translation: 基于指令序列的多项式执行指令集的机制

公开(公告)号：JP2011023032A

公开(公告)日：2011-02-03

申请号：JP2010204922

申请日：2010-09-13

Applicant: Intel Corp , インテル・コーポレーション

Inventor： WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIAN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , RICHARD HANKINS

IPC: G06F9/46 , G06F9/38

CPC classification number: G06F9/3851 , G06F9/4843

Abstract: PROBLEM TO BE SOLVED: To provide a mechanism for scheduling user-level threads so that the user-level threads can be executed on a processor that is not directly managed by an OS.
SOLUTION: User-level threads on a first instruction sequencer are managed in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least (1) a field that makes reference to one or more instruction sequencers or (2) implicitly references with a pointer to a code that specifically addresses one or more instruction sequencers when the code is executed.
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于调度用户级线程的机制，使得可以在不由OS直接管理的处理器上执行用户级线程。解决方案：响应于在应用级程序的控制下的第二指令定序器上执行用户级指令来管理第一指令定序器上的用户级线程。在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。第一用户级指令至少具有（1）引用一个或多个指令定序器的字段，或（2）隐含地引用指向代码执行时特定地址一个或多个指令定序器的代码的指针。版权所有（C）2011，JPO＆INPIT

4.

发明申请
A MECHANISM FOR INSTRUCTION SET BASED THREAD EXECUTION ON A PLURALITY OF INSTRUCTION SEQUENCERS 审中-公开
Title translation: 基于指令序列的多个指令执行机制

公开(公告)号：WO2006074024A3

公开(公告)日：2006-10-26

申请号：PCT/US2005047328

申请日：2005-12-28

Applicant: INTEL CORP , WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIEN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , HANKINS RICHARD

Inventor： WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIEN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , HANKINS RICHARD

IPC: G06F9/48

CPC classification number: G06F9/3851 , G06F9/4843

Abstract: In an embodiment, a method is provided. The method includes managing user-level threads on a first instruction sequencer in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least 1) a field that makes reference to one or more instruction sequencers or 2) implicitly references with a pointer to code that specifically addresses one or more instruction sequencers when the code is executed.

Abstract translation: 在一个实施例中，提供了一种方法。该方法包括响应于在应用级程序的控制下对第二指令定序器执行用户级指令来管理第一指令定序器上的用户级线程。在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。第一用户级指令至少具有1）引用一个或多个指令定序器的字段，或者2）使用指向代码执行代码时特定寻址一个或多个指令定序器的代码的指针进行隐式引用。

5.

发明专利
Management und Implementierung von Metadaten in der Zentraleinheit unter Verwendung von Registererweiterungen 未知

公开(公告)号：DE102010046892A1

公开(公告)日：2011-04-21

申请号：DE102010046892

申请日：2010-09-29

Applicant: INTEL CORP

Inventor： PATEL BAIJU V , GOPALAKRISHNA RAJEEV , GLEW ANDREW F , KUSHLIS ROBERT J , DYKE DON ALAN VAN , MALLICK ASIT K , NEIGER GILBERT , DIXON MARTIN GUY , GOTTLIEB JACOB KOBY , CIHULA JOSEPH FRANK , CROSSLAND JAMES B , RODGERS SCOTT DION , CHARNEY MARK JAY

IPC: G06F12/14 , G06F9/318 , G06F9/34 , G06F15/16

Abstract: Eine Reihe von Standardregistern eines Prozessors wird in Metadatenregister auf dem Prozessor eines Computersystems erweitert. Die Standardregister haben darauf Daten gespeichert, während Metadaten, die mit den Daten in Beziehung stehen, separat in den Metadatenregistern gespeichert sind.

6.

发明专利
Befehle und Logik zur Bereitstellung verbesserter Paging-Fähigkeiten für Secure Enclave-Seitencaches 未知

公开(公告)号：DE102014004563A1

公开(公告)日：2014-10-02

申请号：DE102014004563

申请日：2014-03-28

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V , BERENZON ALEX , IVANOV ANTON , MCKEEN FRANCIS X , ALEXANDROVICH ILYA , GOLDSMITH MICHAEL , JOHNSON SIMON P , NEIGER GILBERT , ANATI ITTAI , HUNTLEY BARRY E , LESLIE-HURD REBEKAH M , RAPPOPORT RINAT , SHANBHOGUE VEDVYAS , SAVAGAONKAR UDAY R , SMITH WESLEY H , RODGERS SCOTT DION , SCARLATA VINCENT R , WOOD WILLIAM COLIN

IPC: G06F9/34

Abstract: Befehle und Logik zur Bereitstellung verbesserter Paging-Fähigkeiten für Secure Enclave-Seitencaches. Ausführungsformen beinhalten mehrere Hardware-Threads oder Prozessorkerne, einen Cache zum Speichern sicherer Daten für gemeinsame Seitenadressen, die einer Secure Enclave zugeordnet sind, und für die Hardware-Threads zugänglich sind. Eine Decode-Stufe dekodiert einen ersten Befehl, der besagte gemeinsame Seitenadresse als einen Operand festlegt, und Ausführungseinheiten markieren einen Eintrag entsprechend einer Enclave-Seitencache-Zuordnung für die gemeinsame Seitenadresse, um die Erstellung einer neuen Übersetzung für entweder besagten ersten oder zweiten Hardware-Thread für den Zugriff auf die gemeinsame Seite zu blockieren. Ein zweiter Befehl wird zur Ausführung dekodiert, wobei der zweite Befehl besagte Secure Enclave als einen Operand festlegt, und Ausführungseinheiten Hardware-Threads aufzeichnet, die gerade auf sichere Daten im Enclave-Seitencache entsprechend der Secure Enclave zugreifen, und die aufgezeichnete Anzahl an Hardware-Threads dekrementiert, wenn einer der Hardware-Threads die Secure Enclave verlässt.