公开(公告)号：DE102022105598A1

公开(公告)日：2022-12-29

申请号：DE102022105598

申请日：2022-03-10

Applicant: INTEL CORP

Inventor： SRINIVASA NARAYAN

IPC: G06V10/20

Abstract: Es werden Einrichtungen, Verfahren und Erzeugnisse offenbart. Eine beispielhafte Einrichtung beinhaltet eine Prozessorschaltungsanordnung zum Zuweisen eines Positionswert-Hyperdimensionalvektors (HDV) zu einer Position eines ersten Felds aus einem oder mehreren Pixeln in einem, Zuweisen mindestens eines ersten Kanal-HDV zu dem ersten Feld, Bestimmen mindestens eines Pixelintensitätswert-HDV für jedes des einen oder der mehreren Pixel in dem ersten Feld, Zusammenbinden jedes der Pixelintensitätswert-HDVs zu mindestens einem Feldintensitätswert-HDV, Zusammenbinden des wenigstens ersten Kanal-HDV und des wenigstens einen Feldintensitätswert-HDV, um einen Feldkonsensintensitäts-HDV zu produzieren, und Erzeugen eines ersten Hyperdimensionaldarstellungs-Feldwert-HDV des ersten Felds durch Zusammenbinden zumindest einer Kombination des Feldkonsensintensitäts-HDV und des Positionswert-HDV.

公开(公告)号：PL3657323T3

公开(公告)日：2022-07-25

申请号：PL19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

公开(公告)号：DE102021130628A1

公开(公告)日：2022-06-23

申请号：DE102021130628

申请日：2021-11-23

Applicant: INTEL CORP

Inventor： ABDELMONEUM MOHAMED A ,  KURD NASSER ,  HEGDE THRIPTHI ,  SRINIVASA NARAYAN ,  SAGAZIO PETER

IPC: G06F21/81 ,  G06F1/04 ,  G06F1/32

Abstract: Ein Taktpuffer oder -treiber wird bis zum Empfang verifizierbarer Kryptoschlüssel selektiv gesteuert. Dieser Taktpuffer oder diese Treiber bleiben selektiv gesteuert, wodurch ein Prozessor von irgendeiner sinnvollen Funktion deaktiviert wird, bis Kryptoschlüssel decodiert, verifiziert und auf den Taktpuffer oder Treiber angewandt werden. Eine niederfrequente pseudozufällige Frequenzsprungzeitfolge wird erzeugt und zum Randomisieren eines Spreizspektrums verwendet, um einen Referenztakt (oder Ausgangstakt) eines Frequenzsynthesizers zu modulieren. Diese Sprungzeitfolge enthält den Schlüssel zum Freigeben der Kryptoschlüssel. Die PWM-modulierten Kryptoschlüssel werden von der Sprungzeitfolge getragen. Zum Decodieren der PWM-modulierten Kryptoschlüssel wird die Sprungzeitfolge verwendet. Der Referenztakt, der mit Kryptoschlüsseln in dem Spreizspektrum moduliert ist, wird gemeinsam mit der Sprungzeitfolge an einen Decoder (in einem Prozessor) gesandt. Die Kryptoschlüssel werden decodiert und dann zum Freigeben des Taktpuffers verwendet.

公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102018204514A1

公开(公告)日：2018-09-27

申请号：DE102018204514

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： PAUL ARNAB ,  SRINIVASA NARAYAN

IPC: G06N3/02

Abstract: Die vorliegende Offenbarung sieht vor, ein gepulstes neuronales Netz zu erzeugen. Das Erzeugen eines gepulsten neuronales Netzes kann das Bestimmen, dass ein erster Eingangs-Fan-In von mehreren Eingangsneuronen zu jedem von mehreren Ausgangsneuronen größer als ein Schwellenwert ist, Erzeugen von mehreren Zwischenneuronen basierend auf einer Bestimmung, dass der erste Eingangs-Fan-In größer als der Schwellenwert ist, und Koppeln der mehreren Zwischenneuronen mit den mehreren Eingangsneuronen und den mehreren Ausgangsneuronen aufweisen, wobei jedes der mehreren Zwischenneuronen einen zweiten Eingangs-Fan-In aufweist, der kleiner als der erste Eingangs-Fan-In ist, und jedes der mehreren Ausgangsneuronen einen dritten Eingangs-Fan-In aufweist, der kleiner als der erste Eingangs-Fan-In ist.

公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3396533T3

公开(公告)日：2022-06-06

申请号：PL18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：DE112017008202T5

公开(公告)日：2020-08-06

申请号：DE112017008202

申请日：2017-12-15

Applicant: INTEL CORP

Inventor： PAUL ARNAB ,  SRINIVASA NARAYAN

IPC: G06N3/08 ,  G06N3/04

Abstract: Techniken und Mechanismen, um einen logischen Zustandsautomaten mit einem gepulsten neuronalen Netzwerk bereitzustellen, das mehrfache Knotensätze aufweist. Jeder der mehrfachen Knotensätze soll jeweils einen anderen Zustand implementieren und jede der mehrfachen Pulsfolgen wird an den jeweiligen Knoten von jedem der mehrfachen Knotensätze bereitgestellt. Ein gegebener Zustand des logischen Zustandsautomaten wird durch die Konfiguration der jeweiligen Aktivierungsmodi jedes Knotens des entsprechenden Knotensatzes implementiert. Der Aktivierungsmodus eines gegebenen Knotens ermöglicht es diesem Knoten, als Reaktion auf seine entsprechende Pulsfolge zu signalisieren, dass ein entsprechender Zustandsübergang des logischen Zustandsautomaten durchgeführt werden soll. Bei einer anderen Ausführungsform repräsentieren die mehrfachen Pulsfolgen jeweils ein anderes jeweiliges Zeichen in einem System, das von Daten verwendet wird, die mit dem gepulsten neuronalen Netzwerk ausgewertet werden.

公开(公告)号：DE102024206584A1

公开(公告)日：2025-04-24

申请号：DE102024206584

申请日：2024-07-11

Applicant: INTEL CORP

Inventor： SRINIVASA NARAYAN

IPC: G06N3/063

Abstract: Ein neuromorphes Netz kann verwendet werden, um ein Optimierungsproblem zu lösen. Das Netz kann primäre Neuronen enthalten. Der Zustand eines primären Neurons kann ein Wert einer entsprechenden Variable des Optimierungsproblems sein. Die primären Neuronen können ihren Zustand aktualisieren und Werte der Variablen ändern. Das Netz kann auch ein Kostenneuron enthalten, das unter Verwendung einer Kostenfunktion Kosten berechnen kann, auf Grundlage von Werten der Variablen, die an das Kostenneuron in Form von Spikes von den primären Neuronen gesendet werden. Das Netz kann auch ein Minima-Neuron zur Ermittlung der niedrigsten Kosten und ein Integratorneuron zur Verfolgung der Anzahl der Rechenschritte enthalten, die die primären Neuronen durchgeführt haben. Das Minima-Neuron oder Integratorneuron kann ermitteln, ob eine Konvergenz erreicht ist. Nachdem die Konvergenz erreicht ist, kann das Minima-Neuron oder das Integratorneuron die primären Neuronen anweisen, mit der Berechnung neuer Werte der Variablen aufzuhören.

公开(公告)号：ES2913992T3

公开(公告)日：2022-06-07

申请号：ES18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

Abstract: Un aparato de cálculo (1400) para realizar operaciones de aprendizaje automático, comprendiendo el aparato de cálculo: una unidad de decodificación (1421) para decodificar una instrucción sencilla en una instrucción decodificada, la instrucción decodificada para hacer que el aparato de cálculo realice una operación de cálculo de aprendizaje automático compleja, en donde la operación de cálculo de aprendizaje automático compleja es para realizar una convolución para una red neuronal convolucional, en donde la convolución incluye múltiples operaciones matriciales; una unidad de extracción (1421) para extraer la instrucción sencilla; lógica de análisis de parámetro (1512) para determinar un tipo de operaciones de aprendizaje automático para realizar para la instrucción sencilla basándose en parámetros que incluyen dimensiones de filtro convolucional; lógica de aceleración de aprendizaje automático (1516) para determinar un conjunto de operaciones para realizar la instrucción decodificada; un controlador del planificador (1422) para planificar las múltiples operaciones matriciales a uno o más de múltiples tipos de unidades de cálculo, en donde los múltiples tipos de unidades de cálculo incluyen una unidad de cálculo de gráficos de fin general y una unidad de cálculo de datos cercanos; y un microcontrolador (1510) para ejecutar instrucciones de firmware, las instrucciones de firmware para posibilitar la lógica de análisis de parámetro y la lógica de aceleración de aprendizaje automático.