公开(公告)号：JP2011129104A

公开(公告)日：2011-06-30

申请号：JP2010249856

申请日：2010-11-08

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： FRYMAN JOSHUA B ,  FORSYTH ANDREW THOMAS ,  GROCHOWSKI EDWARD

IPC: G06F9/52 ,  G06F12/08

CPC classification number: G06F9/3004 ,  G06F9/30087

Abstract: PROBLEM TO BE SOLVED: To implement an adaptive optimized compare-exchange operation.
SOLUTION: Processing logic receives a FASTCMPXCHG operation in the execution pipeline (200). The processing logic then looks for a cache line tag that includes microarchitectural hint bits associated with a FASTCMPXCHG instruction (202). A tag that a preceding CLMARK can utilize is present for each cache line if hardware has a capability of processing a FASTCMPXCHG. If the hardware does not have the tags, then CLMARK and FASTCMPXCHG are not supported. In this case, processing logic then just utilize the [mem], testval, and newval parameters to execute a standard CMPXCHG instruction in place of the listed FASTCMPXCHG instruction in the code (212).
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：实现自适应优化的比较交换操作。 解决方案：处理逻辑在执行流水线（200）中接收FASTCMPXCHG操作。 处理逻辑然后寻找包括与FASTCMPXCHG指令（202）相关联的微架构提示位的高速缓存行标签。 如果硬件具有处理FASTCMPXCHG的能力，则可以为每个高速缓存行存在前面CLMARK可以利用的标签。 如果硬件没有标签，则不支持CLMARK和FASTCMPXCHG。 在这种情况下，处理逻辑就是利用[mem]，testval和newval参数来执行标准CMPXCHG指令来代替代码（212）中列出的FASTCMPXCHG指令。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：GB2503829A

公开(公告)日：2014-01-08

申请号：GB201317160

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： ADRIAN JESUS CORBAL SAN ,  TOLL BRET L ,  VALENTINE ROBERT C ,  WIEDEMEIER JEFFREY G ,  SAMUDRALA SRIDHAR ,  GIRKAR MILIND BABURAO ,  FORSYTH ANDREW THOMAS ,  OULD-AHMED-VALL ELMOUSTAPHA ,  BRADFORD DENNIS R ,  WU LISA K

IPC: G06F9/30 ,  G06F9/305

Abstract: Embodiments of systems, apparatuses, and methods for performing a blend instruction in a computer processor are described. In some embodiments, the execution of a blend instruction causes a data element-by-element selection of data elements of first and second source operands using the corresponding bit positions of a writemask as a selector between the first and second operands and storage of the selected data elements into the destination at the corresponding position in the destination.

公开(公告)号：DE112011105818T5

公开(公告)日：2014-10-23

申请号：DE112011105818

申请日：2011-12-09

Applicant: INTEL CORP

Inventor： SANS ROGER ESPASA ,  SAMUDRALA SRIDHAR ,  SAN ADRIAN JESUS CORBAL ,  VALENTINE ROBERT C ,  DURAN SANTIAGO GALAN ,  WIEDEMEIER JEFFREY G ,  GIRKAR MILIND BABURAO ,  LEE VIKTOR W ,  FORSYTH ANDREW THOMAS

IPC: G06F9/30 ,  G06F9/305

Abstract: Es werden Ausführungsformen von Systemen, Vorrichtungen und Verfahren zum Ausführen einer Expandier- und/oder Komprimieranweisung in einem Computerprozessor beschrieben. Bei bestimmten Ausführungsformen bewirkt Die Ausführung einer Expandieranweisung die Auswahl von Elementen aus einer Quelle, die spärlich in einem Ziel zu speichern sind, auf der Basis von Werten der Schreibmaske, und Speichern jedes ausgewählten Datenelements der Quelle als spärliches Datenelement in einer Zielspeicherstelle, wobei die Zielspeicherstellen jeweils Schreibmasken-Bitpositionen entsprechen, die angeben, dass das entsprechende Datenelement der Quelle zu speichern ist.

公开(公告)号：DE112011105121T5

公开(公告)日：2014-01-09

申请号：DE112011105121

申请日：2011-12-06

Applicant: INTEL CORP

Inventor： SAN ADRIAN JESUS CORBAL ,  GROCHOWSKI EDWARD THOMAS ,  VALENTINE ROBERT C ,  SANS ROGER ESPASA ,  GIRKAR MILIND BABURAO ,  HALL JONATHAN CANNON ,  HUGHES CHRISTOPHER J ,  FORSYTH ANDREW THOMAS ,  TOLL BRET L

IPC: G06F9/30

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zum Durchführen eines Sammel- und Streuschrittbefehls in einem Computerprozessor sind beschrieben. In einigen Ausführungsformen verursacht die Ausführung eines Sammelschrittbefehls ein bedingtes Speichern von schrittweisen Datenelementen aus einem Speicher in das Zielregister gemäß mindestens einigen Bitwerten einer Schreibmaske.

公开(公告)号：DE112011105123T5

公开(公告)日：2014-03-06

申请号：DE112011105123

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： FORSYTH ANDREW THOMAS ,  CHRYSOS GEORGE Z ,  BRADFORD DENNIS ,  VALENTINE ROBERT C ,  GROCHOWSKI EDWARD THOMAS ,  WU LISA K ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SAN ADRIAN JESUS CORBAL ,  TOLL BRET L ,  GIRKAR MILIND BABURAO

IPC: G06F9/30 ,  G06F9/305

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Durchführung eines Sprungbefehls in einem Computerprozessor werden beschrieben. Bei einigen Ausführungsformen bewirkt die Ausführung eines gemischten Befehls einen bedingten Sprung an eine Adresse eines Zielbefehls, wenn alle Bits einer Schreibmaske Null sind, wobei die Adresse des Zielbefehls unter Verwendung eines Befehlszeigers des Befehls und des relativen Offsets berechnet wird.

公开(公告)号：GB2503827A

公开(公告)日：2014-01-08

申请号：GB201317058

申请日：2011-12-09

Applicant: INTEL CORP

Inventor： ADRIAN JESUS CORBAL SAN ,  SANS ROGER ESPASA ,  VALENTINE ROBERT C ,  DURAN SANTIAGO GALAN ,  WIEDEMEIR JEFFREY G ,  SAMUDRALA SRIDHAR ,  GIRKAR MILIND BABURAO ,  FORSYTH ANDREW THOMAS ,  LEE VICTOR W

IPC: G06F9/30 ,  G06F9/305

Abstract: Embodiments of systems, apparatuses, and methods for performing an expand and/or compress instruction in a computer processor are described. In some embodiments, the execution of an expand instruction causes the selection of elements from a source that are to be sparsely stored in a destination based on values of the writemask and store each selected data element of the source as a sparse data element into a destination location, wherein the destination locations correspond to each writemask bit position that indicates that the corresponding data element of the source is to be stored.

公开(公告)号：DE112011103197T5

公开(公告)日：2013-07-04

申请号：DE112011103197

申请日：2011-09-23

Applicant: INTEL CORP

Inventor： FORSYTH ANDREW THOMAS

IPC: G06F9/30 ,  G06F9/06

Abstract: Eine Vorrichtung und ein Verfahren zum Ausführen arbiträrer logischer Operationen, die durch eine Tabelle spezifiziert werden, werden beschrieben. Beispielsweise umfasst eine Ausführungsform ein Verfahren zum Ausführen einer logischen Operation auf einem Computerprozessor: Lesen von Daten aus jedem von zwei oder mehr Quelloperanden; Kombinieren der Daten, die aus dem Quelloperanden gelesen worden sind, um einen Indexwert zu erzeugen, wobei der Indexwert eine Untermenge von Bits innerhalb eines direkten Wertes identifiziert, der mit der Anweisung übertragen wird; Lesen der Bits aus dem direkten Wert und speichern der Bits, die aus dem direkten Wert gelesen worden sind, in einem Zielregister, um das Ergebnis der Anweisung zu erzeugen.

公开(公告)号：EP2798504A4

公开(公告)日：2016-07-27

申请号：EP11878342

申请日：2011-12-29

Applicant: INTEL CORP

Inventor： FORSYTH ANDREW THOMAS ,  BRADFORD DENNIS R

IPC: G06F13/14 ,  G06F9/30 ,  G06F9/305

CPC classification number: G06F9/30036 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/30145 ,  G06F9/3818 ,  G06F9/3838

公开(公告)号：EP2695054A4

公开(公告)日：2017-05-31

申请号：EP11862801

申请日：2011-09-30

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT C ,  SAN ADRIAN JESUS CORBAL ,  SANS ROGER ESPASA ,  CAVIN ROBERT D ,  TOLL BRET L ,  DURAN SANTIAGO GALAN ,  WIEDEMEIER JEFFREY G ,  SAMUDRALA SRIDHAR ,  GIRKAR MILIND BABURAO ,  GROCHOWSKI EDWARD THOMAS ,  HALL JONATHAN CANNON ,  BRADFORD DENNIS R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ABEL JAMES C ,  CHARNEY MARK ,  ABRAHAM SETH ,  SAIR SULEYMAN ,  FORSYTH ANDREW THOMAS ,  YOUNT CHARLES ,  WU LISA

IPC: G06F9/30 ,  G06F9/06 ,  G06F9/305

CPC classification number: G06F9/30181 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30047 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30185 ,  G06F9/30192 ,  G06F9/34

Abstract: A vector friendly instruction format and execution thereof. According to one embodiment of the invention, a processor is configured to execute an instruction set. The instruction set includes a vector friendly instruction format. The vector friendly instruction format has a plurality of fields including a base operation field, a modifier field, an augmentation operation field, and a data element width field, wherein the first instruction format supports different versions of base operations and different augmentation operations through placement of different values in the base operation field, the modifier field, the alpha field, the beta field, and the data element width field, and wherein only one of the different values may be placed in each of the base operation field, the modifier field, the alpha field, the beta field, and the data element width field on each occurrence of an instruction in the first instruction format in instruction streams.

Abstract translation: 矢量友好的指令格式及其执行。 根据本发明的一个实施例，处理器被配置为执行指令集。 该指令集包括一个矢量友好的指令格式。 矢量友好指令格式具有多个字段，包括基本操作字段，修饰符字段，扩充操作字段和数据元素宽度字段，其中第一指令格式支持不同版本的基本操作和不同扩充操作，通过放置 基础操作字段，修饰符字段，α字段，β字段和数据元素宽度字段中的不同值，并且其中可以仅将不同值中的一个置于基本操作字段，修饰符字段， 在指令流中的第一指令格式的指令的每次出现处的alpha字段，beta字段和数据元素宽度字段。

公开(公告)号：BRPI1001929A2

公开(公告)日：2014-02-18

申请号：BRPI1001929

申请日：2010-06-25

Applicant: INTEL CORP

Inventor： FRYMAN JOSHUA B ,  JUAN TONI ,  MEJIA JOHN ,  SPRANGLE ERIC ,  RAJWAR RAVI ,  GROCHOWSKI EDWARD T ,  FORSYTH ANDREW THOMAS ,  SUNDARARARMAN RAMACHARAN ,  ESPASA ROGER

IPC: G06F13/376