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公开(公告)号：KR20200140395A
公开(公告)日：2020-12-15
申请号：KR20207034869
申请日：2016-12-31
Applicant: INTEL CORP
Inventor： SANKARAN RAJESH M , NEIGER GILBERT , RANGANATHAN NARAYAN , VAN DOREN STEPHEN R , NUZMAN JOSEPH , MCDONNELL NIALL D , O'HANLON MICHAEL A , MOSUR LOKPRAVEEN B , DRYSDALE TRACY GARRETT , NURVITADHI ERIKO , MISHRA ASIT K , VENKATESH GANESH , MARR DEBORAH T , CARTER NICHOLAS P , PEARCE JONATHAN D , GROCHOWSKI EDWARD T , GRECO RICHARD J , VALENTINE ROBERT , CORBAL JESUS , FLETCHER THOMAS D , BRADFORD DENNIS R , MANLEY DWIGHT P , CHARNEY MARK J , COOK JEFFREY J , CAPRIOLI PAUL , YAMADA KOICHI , GLOSSOP KENT D , SHEFFIELD DAVID B
Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.
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公开(公告)号：WO2012135494A3
公开(公告)日：2012-12-27
申请号：PCT/US2012031202
申请日：2012-03-29
Applicant: INTEL CORP , SAN ADRIAN JESUS CORBAL , SANS ROGER ESPASA , GIRKAR MILIND BABURAO , WU LISA K , BRADFORD DENNIS R , LEE VICTOR W
Inventor： SAN ADRIAN JESUS CORBAL , SANS ROGER ESPASA , GIRKAR MILIND BABURAO , WU LISA K , BRADFORD DENNIS R , LEE VICTOR W
CPC classification number: G06F9/30036 , G06F9/30018 , G06F9/30032 , G06F9/30192
Abstract: Embodiments of systems, apparatuses, and methods for performing an align instruction in a computer processor are described. In some embodiments, the execution of an align instruction causes the selective storage of data elements of two concatenated sources to be stored in a destination.
Abstract translation: 描述了用于在计算机处理器中执行对准指令的系统，装置和方法的实施例。 在一些实施例中，对齐指令的执行导致将两个连接的源的数据元素的选择性存储存储在目的地中。
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公开(公告)号：DE112016007566T5
公开(公告)日：2019-09-26
申请号：DE112016007566
申请日：2016-12-31
Applicant: INTEL CORP
Inventor： SANKARAN RAJESH M , NEIGER GILBERT , RANGANATHAN NARAYAN , VAN DOREN STEPHEN R , NUZMAN JOSEPH , MCDONNELL NIALL D , O´HANLON MICHAEL A , MOSUR LOKPRAVEEN B , DRYSDALE TRACY GARRETT , NURVITADHI ERIKO , MISHRA ASIT K , VENKATESH GANESH , MARR DEBORAH T , CARTER NICHOLAS P , PEARCE JONATHAN D , GROCHOWSKI EDWARD T , GRECO RICHARD J , VALENTINE ROBERT , CORBAL JESUS , FLETCHER THOMAS D , BRADFORD DENNIS R , MANLEY DWIGHT P , CHARNEY MARK J , COOK JEFFREY J , CAPRIOLI PAUL , YAMADA KOICHI , GLOSSOP KENT D , SHEFFIELD DAVID B
Abstract: Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.
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4.发明公开PROCESSORS HAVING FULLY-CONNECTED INTERCONNECTS SHARED BY VECTOR CONFLICT INSTRUCTIONS AND PERMUTE INSTRUCTIONS 审中-公开冲突向量指令和共享PERMUTIERUNGSANWEISUNGEN完全连接环节PROCESSORS
公开(公告)号：EP2798504A4
公开(公告)日：2016-07-27
申请号：EP11878342
申请日：2011-12-29
Applicant: INTEL CORP
Inventor： FORSYTH ANDREW THOMAS , BRADFORD DENNIS R
CPC classification number: G06F9/30036 , G06F9/30021 , G06F9/30032 , G06F9/30145 , G06F9/3818 , G06F9/3838
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5.发明公开VECTOR FRIENDLY INSTRUCTION FORMAT AND EXECUTION THEREOF 审中-公开VEKTORFREUNDLICHES BEFEHLSFORMAT UND SEINEAUSFÜHRUNG
公开(公告)号：EP2695054A4
公开(公告)日：2017-05-31
申请号：EP11862801
申请日：2011-09-30
Applicant: INTEL CORP
Inventor： VALENTINE ROBERT C , SAN ADRIAN JESUS CORBAL , SANS ROGER ESPASA , CAVIN ROBERT D , TOLL BRET L , DURAN SANTIAGO GALAN , WIEDEMEIER JEFFREY G , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , GROCHOWSKI EDWARD THOMAS , HALL JONATHAN CANNON , BRADFORD DENNIS R , OULD-AHMED-VALL ELMOUSTAPHA , ABEL JAMES C , CHARNEY MARK , ABRAHAM SETH , SAIR SULEYMAN , FORSYTH ANDREW THOMAS , YOUNT CHARLES , WU LISA
CPC classification number: G06F9/30181 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30047 , G06F9/30145 , G06F9/30149 , G06F9/30185 , G06F9/30192 , G06F9/34
Abstract: A vector friendly instruction format and execution thereof. According to one embodiment of the invention, a processor is configured to execute an instruction set. The instruction set includes a vector friendly instruction format. The vector friendly instruction format has a plurality of fields including a base operation field, a modifier field, an augmentation operation field, and a data element width field, wherein the first instruction format supports different versions of base operations and different augmentation operations through placement of different values in the base operation field, the modifier field, the alpha field, the beta field, and the data element width field, and wherein only one of the different values may be placed in each of the base operation field, the modifier field, the alpha field, the beta field, and the data element width field on each occurrence of an instruction in the first instruction format in instruction streams.
Abstract translation: 矢量友好的指令格式及其执行。 根据本发明的一个实施例，处理器被配置为执行指令集。 该指令集包括一个矢量友好的指令格式。 矢量友好指令格式具有多个字段，包括基本操作字段，修饰符字段，扩充操作字段和数据元素宽度字段，其中第一指令格式支持不同版本的基本操作和不同扩充操作，通过放置 基础操作字段，修饰符字段，α字段，β字段和数据元素宽度字段中的不同值，并且其中可以仅将不同值中的一个置于基本操作字段，修饰符字段， 在指令流中的第一指令格式的指令的每次出现处的alpha字段，beta字段和数据元素宽度字段。
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Patent Agency Ranking
公开(公告)号：DE112012007058T5
公开(公告)日：2015-08-06
申请号：DE112012007058
申请日：2012-12-19
Applicant: INTEL CORP
Inventor： CORBAL JESUS , BRADFORD DENNIS R , HALL JONATHAN C , FLETCHER THOMAS D , HICKMANN BRIAN J , MARKOVICH DROR , GRADSTEIN AMIT
Abstract: Ein Prozessor umfasst eine Befehlsplanungs- und Versand-(Planungs-/Versand-)Einheit zum Empfangen eines Single-Instruction-Multiple-Data-(SIMD-)Befehls, um eine Operation auf vielen Datenelementen durchzuführen, die in einer von einem ersten Quelloperanden angezeigten Speicherposition gespeichert sind. Die Befehlsplanungs- und Versandeinheit soll ein erstes der Datenelemente bestimmen, das nicht betätigt wird, um ein Ergebnis zu erzeugen, das basierend auf einem zweiten Quelloperanden in einen Zieloperanden geschrieben wird. Der Prozessor umfasst zudem zahlreiche Verarbeitungselemente, die mit der Befehlsplanungs- und Versandeinheit gekoppelt sind, um die Datenelemente des SIMD-Befehls auf Vektorart zu verarbeiten, und eine mit der Befehlsplanungs- und Versandeinheit gekoppelte Leistungsverwaltungseinheit, um den Energieverbrauch eines ersten der Verarbeitungselemente, die zum Bearbeiten des ersten Datenelements konfiguriert sind, zu reduzieren.
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公开(公告)号：DE112012001542T5
公开(公告)日：2014-02-20
申请号：DE112012001542
申请日：2012-03-29
Applicant: INTEL CORP
Inventor： SANS ROGER ESPASA , GIRKAR MILIND BABURAO , BRADFORD DENNIS R , LEE VICTOR W , SAN ADRIAN JESUS CORBAL , WU LISA K
Abstract: Ausführungsbeispiele von Systemen, Vorrichtungen und Verfahren zum Ausführen eines Ausrichtungsbefehls in einem Computerprozessor werden beschreiben. In einigen Ausführungsbeispielen bewirkt das Ausführen des Ausrichtungsbefehls ein selektives Speichern von Datenelementen von zwei verknüpften Quellen, die in ein Ziel zu speichern sind.
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公开(公告)号：GB2502936A
公开(公告)日：2013-12-11
申请号：GB201317902
申请日：2011-09-30
Applicant: INTEL CORP
Inventor： VALENTINE ROBERT , ADRIAN JESUS CORBAL SAN , SANS ROGER ESPASA , CAVIN ROBERT D , TOLL BRET L , DURAN SANTIAGO GALAN , WIEDEMEIER JEFFREY , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , GROCHOWSKI EDWARD THOMAS , HALL JONATHAN CANNON , BRADFORD DENNIS R , OULD-AHMED-VALL ELMOUSTAPHA , ABEL JAMES C , CHARNEY MARK J , ABRAHAM SETH , SAIR SULEYMAN , FORSYTH ANDREW THOMAS , YOUNT CHARLES , WU LISA K
Abstract: A vector friendly instruction format and execution thereof. According to one embodiment of the invention, a processor is configured to execute an instruction set. The instruction set includes a vector friendly instruction format. The vector friendly instruction format has a plurality of fields including a base operation field, a modifier field, an augmentation operation field, and a data element width field, wherein the first instruction format supports different versions of base operations and different augmentation operations through placement of different values in the base operation field, the modifier field, the alpha field, the beta field, and the data element width field, and wherein only one of the different values may be placed in each of the base operation field, the modifier field, the alpha field, the beta field, and the data element width field on each occurrence of an instruction in the first instruction format in instruction streams.
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公开(公告)号：DE102013111605A1
公开(公告)日：2014-04-30
申请号：DE102013111605
申请日：2013-10-22
Applicant: INTEL CORP
Inventor： HICKMANN BRAIN J , BRADFORD DENNIS R , FLETCHER THOMAS D
IPC: G06F7/38
Abstract: In einer Ausführungsform ist eine fusionierte Multiplizier-Addier-(FMA)-Schaltung konfiguriert, um eine Mehrzahl von Eingangsdatenwerten zu empfangen, um einen FMA-Befehl auf die Eingangsdatenwerte auszuführen. Die Schaltung umfasst eine Multiplizier-Einheit und eine Addier-Einheit, die mit einem Ausgang der Multiplizier-Einheit gekoppelt ist, und eine Steuerungslogik, um die Eingangsdatenwerte zu empfangen, und um eine Schaltaktivität zu reduzieren und somit den Stromverbrauch eines oder mehrerer Komponenten der Schaltung basierend auf einem Wert eines oder mehrerer der Eingangsdatenwerte zu reduzieren. Andere Ausführungsformen werden beschrieben und beansprucht.
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公开(公告)号：GB2504226A
公开(公告)日：2014-01-22
申请号：GB201317942
申请日：2012-03-29
Applicant: INTEL CORP
Inventor： ADRIAN JESUS CORBAL SAN , SANS ROGER ESPASA , GIRKAR MILIND BABURAO , WU LISA K , BRADFORD DENNIS R , LEE VICTOR W
Abstract: Embodiments of systems, apparatuses, and methods for performing an align instruction in a computer processor are described. In some embodiments, the execution of an align instruction causes the selective storage of data elements of two concatenated sources to be stored in a destination.
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