公开(公告)号：WO2012134641A3

公开(公告)日：2012-12-06

申请号：PCT/US2012024476

申请日：2012-02-09

Applicant: INTEL CORP ,  RAJ ASHOK ,  SANKARAN RAJESH M

Inventor： RAJ ASHOK ,  SANKARAN RAJESH M

IPC: G06F12/00 ,  G06F13/16

CPC classification number: G06F12/1081 ,  G06F13/28 ,  G06F2212/654

Abstract: Techniques for migrating data from a first range of physical memory locations to a second range of physical memory locations. The second range of physical memory locations is allocated for migration of data from the first range of physical memory locations Pending transactions for the first range of physical memory locations are flushed. One or more address translation entries are reprogrammed. Data is migrated from the first range of physical memory locations to the second range of physical memory locations. Subsequent memory transactions are processed to cause the transactions to be directed to the second range of physical memory locations.

Abstract translation: 用于将数据从第一范围的物理存储器位置迁移到第二范围的物理存储器位置的技术。 物理存储器位置的第二范围被分配用于从第一范围的物理存储器位置迁移数据。用于第一范围的物理存储器位置的待处理事务被刷新。 一个或多个地址转换条目被重新编程。 数据从第一范围的物理存储器位置迁移到第二范围的物理存储器位置。 处理后续的存储器事务以使事务被定向到第二范围的物理存储器位置。

公开(公告)号：DE112020001833T5

公开(公告)日：2022-01-27

申请号：DE112020001833

申请日：2020-03-20

Applicant: INTEL CORP

Inventor： MAROLIA PRATIK M ,  SANKARAN RAJESH M ,  RAJ ASHOK ,  JANI NRUPAL ,  SARANGAM PARTHASARATHY ,  SHARP ROBERT O

IPC: G06F13/28 ,  H04L45/60 ,  G06F12/1081 ,  G06F13/20 ,  H04L45/745

Abstract: Eine Netzwerkschnittstellensteuerung kann programmiert sein, um empfangene Schreibdaten entweder über eine Host-zu-Vorrichtung-Fabric oder eine Beschleuniger-Fabric zu einem Speicherpuffer zu leiten. Für empfangene Pakete, die in einen Speicherpuffer geschrieben werden sollen, der mit einer Beschleunigervorrichtung assoziiert ist, kann die Netzwerkschnittstellensteuerung eine Adressübersetzung einer Zielspeicheradresse des empfangenen Pakets bestimmen und bestimmen, ob ein sekundärer Kopf verwendet werden soll. Wenn eine übersetzte Adresse verfügbar ist und ein sekundärer Kopf verwendet werden soll, wird eine Direktspeicherzugriffs-Engine verwendet, um einen Teil des empfangenen Pakets über die Beschleuniger-Fabric in einen Zielspeicherpuffer zu kopieren, der mit der Adressübersetzung assoziiert ist. Dementsprechend kann das Kopieren eines Teils des empfangenen Pakets durch die Host-zu-Vorrichtung-Fabric und in einen Zielspeicher vermieden und die Nutzung der Host-zu-Vorrichtung-Fabric für beschleunigergebundenen Verkehr reduziert werden.

公开(公告)号：DE102018131595A1

公开(公告)日：2019-07-11

申请号：DE102018131595

申请日：2018-12-10

Applicant: INTEL CORP

Inventor： PAN JACOB JUN ,  RAJ ASHOK ,  PANDRUVADA SRINIVAS

IPC: G06F9/48 ,  G06F9/50

Abstract: In einer Ausführungsform umfasst ein Prozessor zur Leistungszustandseinstellung mehrere Verarbeitungsengines (PEs), eine Stromsteuereinheit und eine Eingabe/Ausgabe-Speicherverwaltungseinheit (IOMMU). Die IOMMU dient zum Bestimmen einer Ziel-PE für eine Benutzerunterbrechung basierend auf Abbildungsdaten der IOMMU und zum Senden einer Benachrichtigung über die Benutzerunterbrechung an die Stromsteuereinheit. Die Benachrichtigung zeigt die Ziel-PE für die Benutzerunterbrechung an. Die Stromsteuereinheit dient zum Einstellen eines Leistungszustands der Ziel-PE als Reaktion auf die Benachrichtigung über die Benutzerunterbrechung. Andere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE112017001658T5

公开(公告)日：2018-12-20

申请号：DE112017001658

申请日：2017-01-13

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  RAJ ASHOK ,  SWANSON ROBERT ,  KUMAR MOHAN J

IPC: G06F11/07 ,  G06F12/0802

Abstract: Es wird eine Vorrichtung beschrieben, die eine Speichersteuerungs-Logikschaltung als Schnittstelle zu einem speicherseitigen Cache eines Multilevel-Systemspeichers aufweist. Die Speichersteuerungs-Logikschaltung weist eine Fehlerverfolgungsschaltung zum Verfolgen von Fehlern von Cache-Zeilen-Slots in dem speicherseitigen Cache auf. Die Speichersteuerungs-Logikschaltung umfasst auch eine Fehlerlistenschaltung, um Kennungen von fehlerhaften Cache-Zeilen-Slots zu speichern, die als übermäßig fehleranfällig erachtet werden. Die Speichersteuerungs-Logikschaltung soll einen Fehler im speicherseitigen Cache für Anforderungen deklarieren, die Cache-Zeilen-Slots zugeordnet sind, die in der Fehlerliste identifiziert sind.

公开(公告)号：DE102021111180A1

公开(公告)日：2022-11-03

申请号：DE102021111180

申请日：2021-04-30

Applicant: INTEL CORP

Inventor： KAKAIYA UTKARSH ,  RAJ ASHOK ,  SANKARAN RAJESH

IPC: G06F9/48

Abstract: Eine Verarbeitungsvorrichtung wird bereitgestellt. Die Verarbeitungsvorrichtung (30) umfasst eine Schnittstelle (32), die so ausgebildet ist, dass sie Informationen über einen Betriebszustand eines Ersatzprozessors empfängt. Ferner umfasst die Verarbeitungsvorrichtung eine Verarbeitungsschaltungsanordnung (34), die so ausgebildet ist, dass sie die Schnittstelle (32) steuert und entscheidet, ob ein an die Verarbeitungsschaltung (34) adressiertes Interrupt von der Verarbeitungsschaltung (34) verarbeitet oder an die Ersatzverarbeitungsschaltungsanordnung umgeleitet wird, und zwar auf der Grundlage eines Betriebszustands der Verarbeitungsschaltungsanordnung (34) und der Ersatzverarbeitungsschaltungsanordnung.

公开(公告)号：DE112019000693T5

公开(公告)日：2020-10-22

申请号：DE112019000693

申请日：2019-02-28

Applicant: INTEL CORP

Inventor： SHANBHOGUE VEDVYAS ,  ANANTHAKRISHNAN AVINASH N ,  GORBATOV EUGENE ,  FENGER RUSSELL ,  RAJ ASHOK ,  SUBRAMANIAM KAMESWAR

IPC: G06F9/445 ,  G06F11/30 ,  G06F11/34

Abstract: In einer Ausführungsform enthält ein Prozessor mehrere Kerne zum Ausführen von Instruktionen, ein erstes Identifikationsregister mit einem ersten Feld zum Speichern eines Rückmeldungsindikators, der einem Betriebssystem (Operating System, OS) anzeigt, dass der Prozessor dem OS dynamisch Hardware-Rückmeldungsinformationen übermitteln soll, und einen Energie-Controller, der mit den mehreren Kernen gekoppelt ist. Der Energie-Controller kann einen Rückmeldungssteuerkreis enthalten, um die Hardware-Rückmeldungsinformationen für mindestens einen der mehreren Kerne dynamisch zu bestimmen und das OS über eine Aktualisierung der Hardware-Rückmeldungsinformationen zu informieren. Es werden noch andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112017003350T5

公开(公告)日：2019-03-14

申请号：DE112017003350

申请日：2017-06-06

Applicant: INTEL CORP

Inventor： RAJ ASHOK ,  GABOR RON ,  SHAFI HISHAM ,  GHETIE SERGIU ,  KUMAR MOHAN ,  YIGZAW THEODROS ,  JAYAKUMAR SARATHY ,  UPASANI NEERAJ S

IPC: G06F13/16 ,  G06F11/07

Abstract: Ein Prozessor gemäß einem Aspekt weist eine Decodiereinheit zum Decodieren eines Speicherauslesebefehls auf. Der Speicherauslesebefehl soll einen Quellspeicheroperanden und einen Zieldatenspeicherort anzeigen. Der Prozessor weist außerdem eine mit der Decodiereinheit gekoppelte Ausführungseinheit auf. Die Ausführungseinheit soll, in Reaktion auf den Speicherauslesebefehl, Daten aus dem Quellspeicheroperanden auslesen, eine Anzeige defekter Daten an einem architektonisch sichtbaren Datenspeicherort speichern, wenn die Daten defekt sind, und die Ausführung des Speicherauslesebefehls abschließen, ohne eine Ausnahmebedingung zu verursachen, wenn die Daten defekt sind. Andere Prozessoren, Verfahren, Systeme und Befehle werden offenbart.