公开(公告)号：BR102014006299A2

公开(公告)日：2015-11-03

申请号：BR102014006299

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： PRABHAKARAN ABIRAMI ,  NAVEH ALON ,  HENROID ANDREW D ,  HERDRICH ANDREW J ,  CHOUBAL ASHISH V ,  TOLL BRET L ,  KOUFATY DAVID A ,  SUBBAREDDY DHEERAJ R ,  WEISSMANN ELIERZER ,  GORBATOV EUGENE ,  SRINIVASA GANAPATI M ,  KHANNA GAURAV ,  SHAFI HISHAM ,  SODHI INDER M ,  BRANDT JASON W ,  MISHAELI MICHAEL ,  NAIK MISHALI ,  LENZ ORON ,  NARVAEZ PAOLO ,  BRETT PAUL ,  RAPPOPORT RIMAT ,  FENGER RUSSEL J ,  JAHAGIRDAR SANJEEV S ,  HAHN SCOTT D ,  FICHER STEPHEN A

IPC: G06F9/44 ,  G06F9/455 ,  G06F9/50

Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema

公开(公告)号：DE102014003798A1

公开(公告)日：2014-09-18

申请号：DE102014003798

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SRINIVASA GANAPATI N ,  CHOUBAL ASHISH V ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV S ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32 ,  G06F9/445

Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.

公开(公告)号：DE112017003350T5

公开(公告)日：2019-03-14

申请号：DE112017003350

申请日：2017-06-06

Applicant: INTEL CORP

Inventor： RAJ ASHOK ,  GABOR RON ,  SHAFI HISHAM ,  GHETIE SERGIU ,  KUMAR MOHAN ,  YIGZAW THEODROS ,  JAYAKUMAR SARATHY ,  UPASANI NEERAJ S

IPC: G06F13/16 ,  G06F11/07

Abstract: Ein Prozessor gemäß einem Aspekt weist eine Decodiereinheit zum Decodieren eines Speicherauslesebefehls auf. Der Speicherauslesebefehl soll einen Quellspeicheroperanden und einen Zieldatenspeicherort anzeigen. Der Prozessor weist außerdem eine mit der Decodiereinheit gekoppelte Ausführungseinheit auf. Die Ausführungseinheit soll, in Reaktion auf den Speicherauslesebefehl, Daten aus dem Quellspeicheroperanden auslesen, eine Anzeige defekter Daten an einem architektonisch sichtbaren Datenspeicherort speichern, wenn die Daten defekt sind, und die Ausführung des Speicherauslesebefehls abschließen, ohne eine Ausnahmebedingung zu verursachen, wenn die Daten defekt sind. Andere Prozessoren, Verfahren, Systeme und Befehle werden offenbart.

公开(公告)号：GB2514236A

公开(公告)日：2014-11-19

申请号：GB201404549

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SPRINIVASA GANAPATI ,  CHOUBAL ASHISH ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.