公开(公告)号：DE112006003081T5

公开(公告)日：2008-09-18

申请号：DE112006003081

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

IPC: G06F12/08

Abstract: According to one embodiment of the invention, a method is disclosed for selecting a first subset of a plurality of cache ways in a cache for storing hardware threads identified as high priority hardware threads for processing by a multi-threaded processor in communication with the cache; assigning high priority hardware threads to the selected first subset; monitoring a cache usage of a high priority hardware thread assigned to the selected first subset of plurality of cache ways; and reassigning the assigned high priority hardware thread to any cache way of the plurality of cache ways if the cache usage of the high priority hardware thread exceeds a predetermined inactive cache usage threshold value based on the monitoring.

公开(公告)号：GB2445909B

公开(公告)日：2011-04-27

申请号：GB0809458

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGSAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI

IPC: G06F12/08

Abstract: According to one embodiment of the invention, a method is disclosed for selecting a first subset of a plurality of cache ways in a cache for storing hardware threads identified as high priority hardware threads for processing by a multi-threaded processor in communication with the cache; assigning high priority hardware threads to the selected first subset; monitoring a cache usage of a high priority hardware thread assigned to the selected first subset of plurality of cache ways; and reassigning the assigned high priority hardware thread to any cache way of the plurality of cache ways if the cache usage of the high priority hardware thread exceeds a predetermined inactive cache usage threshold value based on the monitoring.

公开(公告)号：GB2445909A

公开(公告)日：2008-07-23

申请号：GB0809458

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGSAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI

IPC: G06F12/08

Abstract: According to one embodiment of the invention, a method is disclosed for selecting a first subset of a plurality of cache ways in a cache for storing hardware threads identified as high priority hardware threads for processing by a multi-threaded processor in communication with the cache; assigning high priority hardware threads to the selected first subset; monitoring a cache usage of a high priority hardware thread assigned to the selected first subset of plurality of cache ways; and reassigning the assigned high priority hardware thread to any cache way of the plurality of cache ways if the cache usage of the high priority hardware thread exceeds a predetermined inactive cache usage threshold value based on the monitoring.

公开(公告)号：DE112006003081B4

公开(公告)日：2018-02-15

申请号：DE112006003081

申请日：2006-12-07

Applicant: INTEL CORP

Inventor： YIGZAW THEODROS ,  SANTHANAKRISHNAN GEEYARPURAM N ,  ROWLAND MARTIN T ,  SRINIVASA GANAPATI N

IPC: G06F12/08

Abstract: System mit: – einem Multithreadprozessorteilsystem, das wenigstens einen Prozessor aufweist mit wenigstens einem Mehrwege-Cache-Teilsystem (105) in Kommunikation mit dem Prozessor, wobei das Mehrwege-Cache-Teilsystem eine Mehrzahl von Cachewegen (251) zum Speichern von Daten von Hardwarethreads (11) umfasst; – einem Cachewegauswahllogikteilsystem (202) in Verbindung mit dem Mehrwege-Cache-Teilsystem (105) und zum Auswählen einer ersten Teilmenge aus einer Mehrzahl von Cachewegen (251) nur zum Speichern von Daten von Hardwarethreads (11), die als Hardwarethreads (11) hoher Priorität zum Verarbeiten durch den Prozessor identifiziert wurden; – einem Hardwarethreadzuordnungsteilsystem (200) in Kommunikation mit dem Cachewegeauswahllogikteilsystem und zum Zuordnen von Hardwarethreads (11) hoher Priorität zur ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251); und – einem Cachenutzungsüberwachungsteilsystem in Kommunikation mit dem Mehrwege-Cache-Teilsystem (105) und zum Überwachen eines Hardwarethreads (11) hoher Priorität, der der ausgewählten ersten Teilmenge aus der Mehrzahl von Cachewegen (251) zugeordnet ist und zum Vergleichen der Cachenutzung des Hardwarethreads (11) hoher Priorität mit einem vorbestimmten Cachenutzungsschwellenwerts, und – dem Hardwarethreadzuordnungsteilsystem (200) zum Wiederzuordnen des zugeordneten Hardwarethreads (11) hoher Priorität zu irgendeinem Cacheweg der Mehrzahl von Cachewegen (251), wenn die Cachenutzung des Hardwarethreads (11) hoher Priorität den vorbestimmten Schwellenwert inaktiver Cachenutzung basierend auf dem Überwachen überschreitet.

公开(公告)号：DE112013005081T5

公开(公告)日：2015-07-02

申请号：DE112013005081

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： STEINER IAN M ,  SISTLA KRISHNAKANTH V ,  GARG VIVEK ,  POIRIER CHRIS ,  VARMA ANKUSH ,  ROWLAND MARTIN T

IPC: G06F9/38 ,  G06F1/32 ,  G06F9/46

Abstract: In einer Ausführungsform enthält ein Prozessor einen Kern, um Anweisungen auszuführen, eine ”Uncore”-Logik, die an den Kern gekoppelt ist, und einen Leistungs-Controller, um ein Leistungsaufnahmeniveau zu steuern. Der Leistungs-Controller ist dafür ausgelegt, ein Aktivitätsniveau des Prozessors zu bestimmen und in Reaktion auf dieses Niveau eine Anforderung für eine Kommunikation mit einem zweiten Prozessor, der an den Prozessor gekoppelt ist, zu erzeugen, um eine Frequenzkoordination zwischen den Prozessoren anzufordern. Es sind weitere Ausführungsformen beschrieben und beansprucht.