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公开(公告)号：WO2012129147A3
公开(公告)日：2013-03-14
申请号：PCT/US2012029604
申请日：2012-03-19
Applicant: INTEL CORP , FETZER ERIC , REIDLINGER REID J , SOLTIS DON , BOWHILL WILLIAM J , SHRIMALI SATISH , SISTLA KRISHNAKANTH , ROTEM EFRAIM , KUMAR RAKESH , GARG VIVEK , NAVEH ALON , SHARMA LOKESH
Inventor： FETZER ERIC , REIDLINGER REID J , SOLTIS DON , BOWHILL WILLIAM J , SHRIMALI SATISH , SISTLA KRISHNAKANTH , ROTEM EFRAIM , KUMAR RAKESH , GARG VIVEK , NAVEH ALON , SHARMA LOKESH
IPC: G06F1/32
CPC classification number: G06F1/3296 , G06F1/324 , Y02B60/1217 , Y02B60/1285 , Y02D10/126 , Y02D10/172 , Y02D50/20
Abstract: A processor may include a core and an uncore area. The power consumed by the core area may be controlled by controlling the Cdyn of the processor such that the Cdyn is within an allowable Cdyn value irrespective of the application being processed by the core area. The power management technique includes measuring digital activity factor (DAF), monitoring architectural and data activity levels, and controlling power consumption by throttling the instructions based on the activity levels. As a result of throttling the instructions, throttling may be implemented in 3rd droop and thermal design point (TDP). Also, the idle power consumed by the uncore area while the core area is in deep power saving states may be reduced by varying the reference voltage VR and the VP provided to the uncore area. As a result, the idle power consumed by the uncore area may be reduced.
Abstract translation: 处理器可以包括核心和无孔区域。 可以通过控制处理器的Cdyn来控制核心区域消耗的功率，使得Cdyn处于可允许的Cdyn值内，而不管应用程序是否被核心区域处理。 电源管理技术包括测量数字活动因素（DAF），监控架构和数据活动级别，以及通过基于活动级别来限制指令来控制功耗。 作为节流指令的结果，节流可以在第3垂直和热设计点（TDP）中实现。 此外，通过改变提供给无孔区域的参考电压VR和VP，可以减少核心区域处于深功率节省状态时由无孔区域消耗的空闲功率。 结果，可以减少由无孔区域消耗的空闲功率。
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公开(公告)号：DE112012001358B4
公开(公告)日：2016-08-18
申请号：DE112012001358
申请日：2012-03-19
Applicant: INTEL CORP
Inventor： FETZER ERIC , REIDLINGER REID J , SOLTIS DON , SHRIMALI SATISH , SISTLA KRISHNAKANTH , KUMAR RAKESH , SHARMA LOKESH , BOWHILL WILLIAM J , ROTEM EFRAIM , GARG VIVEK , NAVEH ALON
IPC: G06F1/32
Abstract: Prozessor (100), der Folgendes umfasst: einen Nicht-Kern-Bereich (150), wobei der Nicht-Kern-Bereich (150) eine Energieverwaltungseinheit (168) und einen zweiten Spannungsregler (195) umfasst, wobei der zweite Spannungsregler (195) eingerichtet ist, eine zweite geregelte Spannung (VR) dem Nicht-Kern-Bereich (150) über einen zweiten Versorgungspin des Nicht-Kern-Bereichs (150), der an einen zweiten Ladewiderstand gekoppelt ist, bereitzustellen, und einen Kern-Bereich (105), wobei der Kern-Bereich (105) eine Vielzahl von funktionalen Blöcken, eine Vielzahl von Sensoren, eine Aktivitätsakkumulationslogik (108), eine Drosselungslogik (109), eine Drossel (107) und einen Spannungsregler (180) aufweist, wobei der Spannungsregler (180) dem Kern-Bereich (105) über einen ersten Versorgungspin des Kern-Bereichs (105), der mit einem ersten Ladewiderstand gekoppelt ist, eine erste geregelte Spannung unabhängig von der zweiten geregelten Spannung liefern soll, aufweist, wobei die Vielzahl von Sensoren eingerichtet ist, eine Vielzahl von Aktivitätsebenen von der Vielzahl von funktionalen Blöcken zu sammeln und die Vielzahl von Aktivitätsebenen der Aktivitätsakkumulationslogik (108) bereitzustellen, wobei die Aktivitätsakkumulationslogik (108) eingerichtet ist, einen akkumulierten Aktivitätswert zu generieren und die akkumulierte Aktivitätsebene der Drosselungslogik (109) bereitzustellen, wobei die ...
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公开(公告)号：GB2512745A
公开(公告)日：2014-10-08
申请号：GB201404613
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： VARMA ANKUSH , STEINBRECHER ROBIN A , SMITH SUSAN F , AHUJA SANDEEP , GARG VIVEK , THOMAS TESSIL , SISTLA KRISHNAKANTH V , POIRIER CHRIS , ROWLAND MARTIN MARK T
Abstract: A processor comprises a semiconductor chip having non-volatile storage circuitry. The storage circuitry has information identifying a maximum operational frequency of the processor at which the operation of the processor is guaranteed for an ambient temperature corresponding to an extreme thermal event. The maximum operational frequency may correspond to a maximum die temperature of the semiconductor chip. The processors operation may be guaranteed for a limited time, wherein this time is measured in hours or days. In another embodiment, the information may be used to determine performance states of the processor as a function of ambient temperature and a state of a cooling system where the processors operation is guaranteed.
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公开(公告)号：DE102021124514A1
公开(公告)日：2022-05-25
申请号：DE102021124514
申请日：2021-09-22
Applicant: INTEL CORP
Inventor： MULLA DEAN , KAM TIMOTHY , CHEMUDUPATI SURESH , DEHAEMER ERIC , SISTLA KRISHNAKANTH , DAS RIPAN , BANSAL YOGESH , HERDRICH ANDREW , VARMA ANKUSH , SHAPIRA DORIT , HAIDER NAZAR , GUPTA NIKHIL , SAMPATH PAVITHRA , KANDULA PHANI KUMAR , PARIKH RUPAL , VENUGOPAL SHRUTHI , WANG STEPHEN , HAAKE STEPHEN , SEWANI AMAN , PURANDARE ADWAIT , GUPTA UJJWAL , BALIGAR NIKETHAN SHIVANAND , GARG VIVEK , TULANOWSKI MICHAEL , PALIT NILANJAN , CHEN STANLEY
IPC: G06F1/32
Abstract: Eine Architektur für hierarchische Leistungsverwaltung (HPM, hierarchical power management) berücksichtigt die Grenzen der Skalierung auf einer Leistungsverwaltungssteuerung sowie die Autonomie an jedem Die und stellt eine vereinheitlichte Ansicht des Package für eine Plattform bereit. Auf einfachster Ebene weist die HPM-Architektur eine Supervisor- und eine oder mehrere Supervisand-Leistungsverwaltungseinheiten (PMUs) auf, die über mindestens zwei unterschiedliche Kommunikations-Fabrics kommunizieren. Jede PMU kann sich wie ein Supervisor für eine Anzahl von Supervisand-PMUs in einer bestimmten Domäne verhalten. HPM adressiert diese Bedürfnisse für Produkte, die eine Sammlung von Dies mit variierenden Leistungs- und Wärmeverwaltungsfähigkeiten und -bedürfnissen umfassen. HPM dient als ein vereinheitlichter Mechanismus, der eine Sammlung von Dies mit variierender Fähigkeit und Funktion überspannen kann, die zusammen ein traditionelles Ein-Chip-System (SoC) bilden. HPM stellt eine Basis zum Verwalten von Leistung und Temperatur über einen Satz unterschiedlicher Dies hinweg bereit.
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公开(公告)号：DE112017001772T5
公开(公告)日：2018-12-20
申请号：DE112017001772
申请日：2017-01-31
Applicant: INTEL CORP
Inventor： CARTAGENA DANIEL G , GOUGH COREY D , GARG VIVEK , GUPTA NIKHIL
Abstract: Eine dynamische Anpassung von Kernleistung kann einen thermischen Spielraum zwischen einer thermischen Sollleistung (TDP) und einer zulässigen thermischen Last reduzieren. Zum Beispiel kann, durch ausdrückliches direktes Fokussieren auf die Kerntemperaturen, eine Temperatursteuerung pro Kern mit geschlossenem Regelkreis (pCLTC) durch die Leistungsniveau-1-Richtlinie (PL1, eine Richtlinie, die Frequenz und/oder Leistung für den Prozessor unter anhaltender Last definiert) induzierten Konservatismus entfernen, wodurch eine erhöhte Prozessorperformanz ermöglicht wird, wenn ein Spielraum in dem thermischen System vorhanden ist.
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Patent Agency Ranking
公开(公告)号：DE112012001358T5
公开(公告)日：2013-12-24
申请号：DE112012001358
申请日：2012-03-19
Applicant: INTEL CORP
Inventor： FETZER ERIC , REIDLINGER REID J , SOLTIS DON , SHRIMALI SATISH , SISTLA KRISHNAKANTH , KUMAR RAKESH , SHARMA LOKESH , BOWHILL WILLIAM J , ROTEM EFRAIM , GARG VIVEK , NAVEH ALON
IPC: G06F1/32
Abstract: Ein Prozessor kann einen Kern- und einen Nicht-Kern-Bereich aufweisen. Die von dem Kern-Bereich verbrauchte Energie kann durch Kontrollieren der Cdyn des Prozessors kontrolliert werden, so dass die Cdyn unabhängig von der Anwendung, die von dem Kern-Bereich verarbeitet wird, innerhalb eines zulässigen Cdyn-Werts liegt. Die Energieverwaltungstechnik weist ein Messen eines digitalen Aktivitätsfaktors (DAF), ein Überwachen von architektonischen und Datenaktivitätsebenen und ein Kontrollieren eines Energieverbrauchs durch Drosseln der Befehle basierend auf den Aktivitätsebenen auf. Als Ergebnis des Drosselns der Befehle kann das Drosseln in 3. Auslenkung und einem Thermal-Designpunkt (TDP) implementiert sein. Die von dem Nicht-Kern-Bereich verbrauchte Leerlaufenergie, während der Kern-Bereich in tiefen Energiesparzuständen ist, kann ebenfalls durch Verändern der Referenzspannung VR und der dem Nicht-Kern-Bereich bereitgestellten VP reduziert werden. Als Ergebnis kann die von dem Nicht-Kern-Bereich verbrauchte Leerlaufenergie reduziert werden.
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公开(公告)号：DE112017006568T5
公开(公告)日：2019-10-10
申请号：DE112017006568
申请日：2017-02-24
Applicant: INTEL CORP
Inventor： SRINIVASAN VASUDEVAN , SISTLA KRISHNAKANTH V , GOUGH COREY D , STEINER IAN M , GUPTA NIKHIL , GARG VIVEK , VARMA ANKUSH , VORA SUJAL A , LERNER DAVID P , SULLIVAN JOSEPH M , GURUMOORTHY NAGASUBRAMANIAN , BOWHILL WILLIAM J , RAMAMURTHY VENKATESH , MACNAMARA CHRIS , BROWNE JOHN J , DAS RIPAN
Abstract: Eine Verarbeitungsvorrichtung umfasst eine Vielzahl von Verarbeitungskernen, ein Steuerregister, das mit einem ersten Verarbeitungskern der Vielzahl von Verarbeitungskernen assoziiert ist, um einen ersten Basistaktfrequenzwert zu speichern, auf dem der erste Verarbeitungskern zu laufen hat, und eine Energieverwaltungsschaltung, um eine Basistaktfrequenzanforderung zu empfangen, die einen zweiten Basistaktfrequenzwert umfasst, den zweiten Basistaktfrequenzwert in dem Steuerregister zu speichern, um zu bewirken, dass der erste Verarbeitungskern auf dem zweiten Basistaktfrequenzwert läuft, und den zweiten Basistaktfrequenzwert auf einer Hardware-Schnittstelle zu exponieren, die mit der Energieverwaltungsschaltung assoziiert ist.
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公开(公告)号：DE112013005081T5
公开(公告)日：2015-07-02
申请号：DE112013005081
申请日：2013-06-27
Applicant: INTEL CORP
Inventor： STEINER IAN M , SISTLA KRISHNAKANTH V , GARG VIVEK , POIRIER CHRIS , VARMA ANKUSH , ROWLAND MARTIN T
Abstract: In einer Ausführungsform enthält ein Prozessor einen Kern, um Anweisungen auszuführen, eine ”Uncore”-Logik, die an den Kern gekoppelt ist, und einen Leistungs-Controller, um ein Leistungsaufnahmeniveau zu steuern. Der Leistungs-Controller ist dafür ausgelegt, ein Aktivitätsniveau des Prozessors zu bestimmen und in Reaktion auf dieses Niveau eine Anforderung für eine Kommunikation mit einem zweiten Prozessor, der an den Prozessor gekoppelt ist, zu erzeugen, um eine Frequenzkoordination zwischen den Prozessoren anzufordern. Es sind weitere Ausführungsformen beschrieben und beansprucht.
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公开(公告)号：GB2503367A
公开(公告)日：2013-12-25
申请号：GB201316089
申请日：2012-03-19
Applicant: INTEL CORP
Inventor： FETZER ERIC , REIDLINGER REID J , SOLTIS DON , BOWHILL WILLIAM J , SHRIMALI SATISH , SISTLA KRISHNAKANTH , ROTEM EFRAIM , KUMAR RAKESH , GARG VIVEK , NAVEH ALON , SHARMA LOKESH
IPC: G06F1/32
Abstract: A processor may include a core and an uncore area. The power consumed by the core area may be controlled by controlling the Cdyn of the processor such that the Cdyn is within an allowable Cdyn value irrespective of the application being processed by the core area. The power management technique includes measuring digital activity factor (DAF), monitoring architectural and data activity levels, and controlling power consumption by throttling the instructions based on the activity levels. As a result of throttling the instructions, throttling may be implemented in 3rd droop and thermal design point (TDP). Also, the idle power consumed by the uncore area while the core area is in deep power saving states may be reduced by varying the reference voltage VR and the VP provided to the uncore area. As a result, the idle power consumed by the uncore area may be reduced.
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公开(公告)号：GB2397918B
公开(公告)日：2005-03-30
申请号：GB0408666
申请日：2002-09-26
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , GARG VIVEK , ABDALLAH MOHAMMAD A , KESHAVA JAGANNATH
Abstract: A request hint is issued prior to or while identifying whether requested data and/or one or more instructions are in a first memory. A second memory is accessed to fetch data and/or one or more instructions in response to the request hint. The data and/or instruction(s) accessed from the second memory are stored in a buffer. If the requested data and/or instruction(s) are not in the first memory, the data and/or instruction(s) are returned from the buffer.
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