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    EXTENDING CACHE COHERENCY PROTOCOLS TO SUPPORT LOCALLY BUFFERED DATA
    1.
    发明申请
    EXTENDING CACHE COHERENCY PROTOCOLS TO SUPPORT LOCALLY BUFFERED DATA 审中-公开
    扩展缓存协议来支持本地缓存数据

    公开(公告)号：WO2010077885A3

    公开(公告)日：2010-10-07

    申请号：PCT/US2009068121

    申请日：2009-12-15

    Applicant: INTEL CORP ,  SHEAFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  COHEN EHUD ,  MARGULIS OLEG ,  SADE RAANAN

    Inventor： SHEAFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  COHEN EHUD ,  MARGULIS OLEG ,  SADE RAANAN

    IPC: G06F9/06 ,  G06F5/00 ,  G06F9/46 ,  G06F12/00

    CPC classification number: G06F9/3834 ,  G06F9/467 ,  G06F12/0831 ,  G06F12/084

    Abstract: A method and apparatus for extending cache coherency to hold buffered data to support transactional execution is herein described. A transactional store operation referencing an address associated with a data item is performed in a buffered manner. Here, the coherency state associated with cache lines to hold the data item are transitioned to a buffered state. In response to local requests for the buffered data item, the data item is provided to ensure internal transactional sequential ordering. However, in response to external access requests, a miss response is provided to ensure the transactionally updated data item is not made globally visible until commit. Upon commit, the buffered lines are transitioned to a modified state to make the data item globally visible.

    Abstract translation: 这里描述了用于扩展高速缓存一致性以保存缓冲数据以支持事务执行的方法和装置。 以缓冲的方式执行引用与数据项相关联的地址的事务存储操作。 这里，与保存数据项的高速缓存行相关联的一致性状态被转换到缓冲状态。 响应缓冲数据项的本地请求，提供数据项以确保内部事务顺序排序。 然而，响应于外部访问请求，提供了错误响应以确保事务更新的数据项在提交之前不会被全局可见。 一旦提交，缓存的行将转换到修改状态，使数据项全局可见。

    METAPHYSICAL ADDRESS SPACE FOR HOLDING LOSSY METADATA IN HARDWARE
    2.
    发明申请
    METAPHYSICAL ADDRESS SPACE FOR HOLDING LOSSY METADATA IN HARDWARE 审中-公开
    用于在硬件中保存损失元数据的地形空间

    公开(公告)号：WO2010077842A2

    公开(公告)日：2010-07-08

    申请号：PCT/US2009067983

    申请日：2009-12-15

    Applicant: INTEL CORP ,  SHAEFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  SADE RAANAN ,  COHEN EHUD ,  MARGULIS OLEG

    Inventor： SHAEFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  SADE RAANAN ,  COHEN EHUD ,  MARGULIS OLEG

    IPC: G06F9/06 ,  G06F9/46 ,  G06F12/00

    CPC classification number: G06F12/0615 ,  G06F9/467 ,  G06F12/0842 ,  G06F12/1027

    Abstract: A method and apparatus for metaphysical address space for holding lossy metadata is herein described. An explicit or implicit metadata access operation referencing data address of a data item is encountered. Hardware modifies the data address to a metadata address including a metaphysical extension. The metaphysical extension overlays one or more metaphysical address space(s) on the data address space. A portion of the metadata address including the metaphysical extension is utilized to search a tag array of the cache memory holding the data item. As a result, metadata access operations only hit metadata entries of the cache based on the metadata address extension. However, as the metadata is held within the cache, the metadata potentially competes with data for space within the cache.

    Abstract translation: 这里描述用于保存有损元数据的形而上学地址空间的方法和装置。 遇到引用数据项的数据地址的显式或隐式元数据访问操作。 硬件将数据地址修改为包括形而上学扩展的元数据地址。 形而上学扩展覆盖了数据地址空间上的一个或多个形而上学地址空间。 使用包括形而上学扩展的元数据地址的一部分来搜索保存数据项的高速缓冲存储器的标签阵列。 因此，元数据访问操作仅基于元数据地址扩展名来命中高速缓存的元数据条目。 然而，随着元数据被保存在高速缓存中，元数据可能与高速缓存中的空间的数据竞争。

    READ AND WRITE MONITORING ATTRIBUTES IN TRANSACTIONAL MEMORY (TM) SYSTEMS
    3.
    发明申请
    READ AND WRITE MONITORING ATTRIBUTES IN TRANSACTIONAL MEMORY (TM) SYSTEMS 审中-公开
    TRANSACTIONAL MEMORY（TM）系统中的读取和写入监视属性

    公开(公告)号：WO2010077850A2

    公开(公告)日：2010-07-08

    申请号：PCT/US2009068004

    申请日：2009-12-15

    Applicant: INTEL CORP ,  SHAEFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  SADE RAANAN ,  COHEN EHUD ,  MARGULIS OLEG

    Inventor： SHAEFFER GAD ,  RAIKIN SHLOMO ,  BASSIN VADIM ,  SADE RAANAN ,  COHEN EHUD ,  MARGULIS OLEG

    IPC: G06F12/00 ,  G06F11/30 ,  G06F12/08 ,  G06F13/16

    CPC classification number: G06F12/0831 ,  G06F12/084

    Abstract: A method and apparatus for monitoring memory accesses in hardware to support transactional execution is herein described. Attributes are monitor accesses to data items without regard for detection at physical storage structure granularity, but rather ensuring monitoring at least at data items granularity. As an example, attributes are added to state bits of a cache to enable new cache coherency states. Upon a monitored memory access to a data item, which may be selectively determined, coherency states associated with the data item are updated to a monitored state. As a result, invalidating requests to the data item are detected through combination of the request type and the monitored coherency state of the data item.

    Abstract translation: 这里描述了用于监视硬件中的存储器访问以支持事务执行的方法和设备。 属性是监视器对数据项的访问，不考虑物理存储结构粒度上的检测，而是确保至少在数据项粒度上进行监视。 作为示例，将属性添加到缓存的状态位以启用新的缓存一致性状态。 在受监控的存储器访问可以选择性确定的数据项时，与该数据项相关联的一致性状态被更新为监控状态。 结果，通过组合数据项的请求类型和监视的一致性状态来检测对数据项的无效请求。

    8.
    发明专利
    未知

    公开(公告)号：ES3013609T3

    公开(公告)日：2025-04-14

    申请号：ES20216494

    申请日：2019-10-08

    Applicant: INTEL CORP

    Inventor： HEINECKE ALEXANDER F ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  SADE RAANAN ,  ADELMAN MENACHEM ,  SPERBER ZEEV ,  GRADSTEIN AMIT ,  RUBANOVICH SIMON

    IPC: G06F9/30

    Abstract: Las realizaciones descritas se refieren a un procesador, un sistema en un chip y un sistema para ejecutar una instrucción de conversión de formato. En un ejemplo, un procesador que tiene una pluralidad de núcleos, incluido un núcleo que, en respuesta a una instrucción de conversión de formato que tiene un primer operando de origen que incluye un primer elemento de datos de punto flotante de precisión simple de 32 bits y un segundo operando de origen que incluye un segundo elemento de datos de punto flotante de precisión simple de 32 bits, debe: convertir el primer elemento de datos de punto flotante de precisión simple de 32 bits en un primer elemento de datos de punto flotante de 16 bits, en donde, cuando el primer elemento de datos de punto flotante de precisión simple de 32 bits es un elemento de datos normal, la conversión se debe realizar de acuerdo con un modo de redondeo especificado por la instrucción de conversión de formato, y el primer elemento de datos de punto flotante de 16 bits debe tener un bit de signo, un exponente de 8 bits, siete bits de mantisa explícitos y un bit de mantisa implícito, y en donde, cuando el primer elemento de datos de punto flotante de precisión simple de 32 bits es un elemento de datos que no es un número, NaN, el primer elemento de datos de punto flotante de 16 bits debe tener una mantisa con un máximo bit significativo establecido en uno; convertir el segundo elemento de datos de punto flotante de precisión simple de 32 bits en un segundo elemento de datos de punto flotante de 16 bits, donde, cuando el segundo elemento de datos de punto flotante de precisión simple de 32 bits es un elemento de datos normal, la conversión se debe realizar de acuerdo con el modo de redondeo, y el segundo elemento de datos de punto flotante de 16 bits debe tener un bit de signo, un exponente de 8 bits, siete bits de mantisa explícitos y un bit de mantisa implícito, y donde cuando el segundo elemento de datos de punto flotante de precisión simple de 32 bits es un elemento de datos NaN, el segundo elemento de datos de punto flotante de 16 bits debe tener una mantisa con un bit más significativo establecido en uno; y almacenar el primer elemento de datos de punto flotante de 16 bits en una mitad de orden inferior de un registro de destino y el segundo elemento de datos de punto flotante de 16 bits en una mitad de orden superior del registro de destino. (Traducción automática con Google Translate, sin valor legal)

    SYSTEMS AND METHODS FOR PERFORMING INSTRUCTIONS TO CONVERT TO 16-BIT FLOATING-POINT FORMAT
    10.
    发明专利
    SYSTEMS AND METHODS FOR PERFORMING INSTRUCTIONS TO CONVERT TO 16-BIT FLOATING-POINT FORMAT 未知

    公开(公告)号：FI3822774T3

    公开(公告)日：2025-02-27

    申请号：FI20216494

    申请日：2019-10-08

    Applicant: INTEL CORP

    Inventor： HEINECKE ALEXANDER F ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  SADE RAANAN ,  ADELMAN MENACHEM ,  SPERBER ZEEV ,  GRADSTEIN AMIT ,  RUBANOVICH SIMON

    IPC: G06F9/30

    Abstract: Disclosed embodiments relate to a processor and a method for executing a format conversion instruction. In one example, a processor comprises a decode unit to decode the format conversion instruction and an execution unit to execute the decoded format conversion instruction. The format conversion instruction indicates a location of a first source operand, a location of a second source operand, a destination register, a writemask register, and a type of masking, the first source operand to include a first plurality of 32-bit single-precision floating point data elements, the second source operand to include a second plurality of 32-bit single-precision floating point data elements, the writemask register to store a plurality of mask bits each corresponding to a data element position in the destination register, the type of masking to be either zeroing masking or merging masking.

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