中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

18 records (took 0.022 seconds)

    Instruction set extension using 3-byte escape opcode
    1.
    发明专利
    Instruction set extension using 3-byte escape opcode 有权
    使用3字节ESCAPE操作码的指令集扩展

    公开(公告)号：JP2005025741A

    公开(公告)日：2005-01-27

    申请号：JP2004188541

    申请日：2004-06-25

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： COKE JAMES ,  RUSCITO PETER ,  TAHIR MASOOD ,  JACKSON DAVID ,  NAYDENOV VES ,  RODGERS DION ,  TOLL BRET ,  BINNS FRANK

    IPC: G06F9/30 ,  G06F9/00 ,  G06F9/315 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38

    CPC classification number: G06F9/30149 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30185

    Abstract: PROBLEM TO BE SOLVED: To provide an effective method for extending an instruction set without increasing complexity of hardware. SOLUTION: A method, apparatus and system are disclosed for decoding an instruction in a variable-length instruction set. The instruction is one of a set of new types of instructions that uses a new escape code value, which is two bytes in length, to indicate that a third opcode byte includes the instruction-specific opcode for a new instruction. The new instructions are defined such that the length of each instruction in the opcode map for one of the new escape opcode values may be determined using the same set of inputs, where each of the inputs is relevant for determining the length of each instruction in the new opcode map. For at least one embodiment, the length of one of the new instructions is determined without evaluating the instruction-specific opcode. COPYRIGHT: (C)2005,JPO&NCIPI

    Abstract translation: 要解决的问题：提供扩展指令集而不增加硬件复杂度的有效方法。 公开了一种用于解码可变长度指令集中的指令的方法，装置和系统。 该指令是一组新的指令之一，它使用长度为两个字节的新的转义码值来指示第三个操作码字节包含新指令的指令特定操作码。 定义新指令，使得可以使用相同的一组输入来确定用于新的转义操作码值之一的操作码映射中的每个指令的长度，其中每个输入与确定每个指令的长度有关 新的操作码地图。 对于至少一个实施例，在不评估指令特定操作码的情况下确定新指令之一的长度。 版权所有（C）2005，JPO＆NCIPI

    METHOD AND APPARATUS FOR DISABLING A CLOCK SIGNAL WITHIN A MULTITHREADED PROCESSOR
    2.
    发明申请
    METHOD AND APPARATUS FOR DISABLING A CLOCK SIGNAL WITHIN A MULTITHREADED PROCESSOR 审中-公开
    用于消除多处理器中的时钟信号的方法和装置

    公开(公告)号：WO0141529A3

    公开(公告)日：2002-05-02

    申请号：PCT/US0028213

    申请日：2000-10-11

    Applicant: INTEL CORP ,  RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

    Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

    IPC: G06F15/00 ,  G06F9/38 ,  G06F9/46 ,  G06F1/32

    CPC classification number: G06F1/3203 ,  G06F1/3237 ,  G06F1/3287 ,  G06F9/384 ,  G06F9/3851 ,  Y02D10/128 ,  Y02D10/171 ,  Y02D50/20

    Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

    Abstract translation: 一种方法包括相对于在多线程处理器内支持的多个线程中的每一个来维护待决事件的指示。 对于多个线程中的每一个，还保持指示为活动状态或非活动状态。 检测到时钟禁止条件。 该时钟禁用条件可以由相对于多个线程中的每个线程的不存在的事件以及针对多个线程中的每一个的不活动状态来指示。 响应于检测到时钟禁止条件，相对于多线程处理器内的至少一个功能单元，如果允许时钟信号被禁用。

    6.
    发明专利
    未知

    公开(公告)号：DE60038693D1

    公开(公告)日：2008-06-05

    申请号：DE60038693

    申请日：2000-10-11

    Applicant: INTEL CORP

    Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

    IPC: G06F9/46 ,  G06F15/00 ,  G06F9/38

    Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

    Vorrichtung und Verfahren zur Vektormultiplikation vorzeichenbehafteter Wörter, Rundung und Sättigung
    8.
    发明专利
    Vorrichtung und Verfahren zur Vektormultiplikation vorzeichenbehafteter Wörter, Rundung und Sättigung 未知

    公开(公告)号：DE102018128939A1

    公开(公告)日：2019-06-27

    申请号：DE102018128939

    申请日：2018-11-19

    Applicant: INTEL CORP

    Inventor： MADDURI VENKATESWARA ,  MURRAY CARL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK ,  VALENTINE ROBERT ,  CORBAL JESUS ,  GIRKAR MILIND ,  TOLL BRET

    IPC: G06F9/30

    Abstract: Vorrichtung und Verfahren zum Ausführen einer vorzeichenbehafteten gebrochenen Multiplikation gepackter Datenelemente. Eine Ausführungsform eines Prozessors umfasst z. B. Folgendes: einen Decodierer, um einen Befehl zu decodieren; ein erstes Quellregister, um erste mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein zweites Quellregister, um zweite mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein Steuerregister, um einen Rundungssteuerwert zu speichern, um eine Rundungsbetriebsart anzugeben; eine Ausführungsschaltungsanordnung, um den decodierten Befehl auszuführen, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung, um jedes der gepackten vorzeichenbehafteten Wortdatenelemente der ersten Mehreren mit einem entsprechenden gepackten vorzeichenbehafteten Wortdatenelement der zweiten Mehreren gleichzeitig zu multiplizieren, um mehrere vorzeichenbehaftete Doppelwortprodukte zu erzeugen; eine Umsetzungsschaltungsanordnung, um die mehreren vorzeichenbehafteten Doppelwortprodukte in mehrere gebrochene vorzeichenbehaftete Wörter umzusetzen, wobei die Umsetzungsschaltungsanordnung eine Rundungsschaltungsanordnung enthält, um die vorzeichenbehafteten Doppelwortprodukte in Übereinstimmung mit der durch den Rundungssteuerwert angegebenen Rundungsbetriebsart zu runden, um die mehreren gebrochenen vorzeichenbehafteten Wörter zu erzeugen; und ein Zielregister, um die mehreren gebrochenen vorzeichenbehafteten Wörter als gepackte vorzeichenbehaftete gebrochene Wortdatenelemente an spezifizierten Datenelementpositionen innerhalb des Zielregisters zu speichern.

    9.
    发明专利
    未知

    公开(公告)号：AT393429T

    公开(公告)日：2008-05-15

    申请号：AT00970828

    申请日：2000-10-11

    Applicant: INTEL CORP

    Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

    IPC: G06F9/46 ,  G06F15/00 ,  G06F9/38

    Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

Patent Agency Ranking