公开(公告)号：WO2006039057A3

公开(公告)日：2006-06-29

申请号：PCT/US2005031471

申请日：2005-09-01

Applicant: INTEL CORP ,  SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

Inventor： SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

IPC: G06F12/10

CPC classification number: G06F12/1081 ,  G06F12/1036 ,  G06F12/109

Abstract: An embodiment of the present invention is a technique to enhance address translation performance. A register stores capability indicators to indicate capability supported by a circuit in a chipset for address translation of a guest physical address to a host physical address. A plurality of multi-level page tables is used for page walking in the address translation. Each of the page tables has page entries. Each of the page table entries has at least an entry specifier corresponding to the capability indicated by the capability indicators.

Abstract translation: 本发明的实施例是用于增强地址翻译性能的技术。 寄存器存储能力指示器以指示芯片组中的电路所支持的用于客户物理地址到主机物理地址的地址转换的能力。 多个多级页面表用于地址转换中的页面行进。 每个页表都有页面条目。 每个页表项至少具有与能力指示符所指示的能力相对应的条目说明符。

公开(公告)号：DE112005002298B4

公开(公告)日：2018-09-06

申请号：DE112005002298

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

IPC: G06F12/10

Abstract: Vorrichtung, umfassend:ein Register (220), das einem Logikschaltkreis (224) ermöglicht, eine physische Gastadresse des Speicherdirektzugriffs (SDZ) in eine gegebene physische Hostadresse zu übersetzen; undeine Mehrebenen-Baumstruktur (222) von Seitentabellen (520, 530, 540),in der eine Vielzahl von Seitentabelleneinträgen (525, 535) in einer oder mehreren nicht zur niedrigsten Ebene gehörigen Seitentabellen (520, 530) gespeichert sind, wobei jeder Seitentabelleneintrag auf eine Seitentabelle auf einer niedrigeren Ebene in der Baumstruktur zeigt; undin der eine Vielzahl von physischen Hostadressen in einer oder mehreren Seitentabellen (540) auf der niedrigsten Ebene der Baumstruktur gespeichert sind, wobei zumindest ein erster Seitentabelleneintrag in der Vielzahl von Seitentabelleneinträgen (525, 535) auf eine erste virtuelle Maschinen-Domain zeigt, die eine erste Seitentabelle (540m) auf der niedrigsten Ebene aufweist, wobei zumindest ein zweiter Seitentabelleneintrag der Vielzahl von Seitentabelleneinträgen (525, 535) auf eine zweite virtuelle Maschinen-Domain zeigt, die eine zweite Seitentabelle (540o) auf der niedrigsten Ebene aufweist, wobei die erste und die zweite virtuelle Maschinen-Domain voneinander isoliert sind undwobei der Logikschaltkreis (224) eingerichtet ist, zu den Übersetzungszwecken die Baumstruktur (222) zu verwenden, um die physische Gastadresse des Speicherdirektzugriffs in die gegebene physische Hostadresse abzubilden.

公开(公告)号：DE102018115491A1

公开(公告)日：2019-03-28

申请号：DE102018115491

申请日：2018-06-27

Applicant: INTEL CORP

Inventor： NEIGER GILBERT ,  PATEL BAIJU ,  SCHOINAS IOANNIS ,  SAHITA RAVI ,  DURHAM DAVID ,  KHOSRAVI HORMUZD ,  SANTONI AMY ,  OUZIEL IDO ,  SANKARAN RAJESH ,  GERZON GIDEON ,  CHHABRA SIDDHARTHA ,  HUNTLEY BARRY

IPC: G06F21/72 ,  G06F12/14

Abstract: In einer Ausführungsform ist eine kryptographische Schaltung dazu eingerichtet, in Reaktion auf eine Leseanforderung mit einer Speicheradresse von einem ersten Agenten, eine Datenzeile mit zumindest einem verschlüsselten Abschnitt aus einem Speicher zu empfangen, eine Schlüsselkennung für einen Schlüssel des ersten Agenten aus der Datenzeile zu erhalten, den Schlüssel unter Verwendung der Schlüsselkennung zu erhalten, den zumindest verschlüsselten Abschnitt der Datenzeile unter Verwendung des Schlüssels zu entschlüsseln, und entschlüsselte Daten des zumindest verschlüsselten Abschnitts der Datenzeile an den ersten Agenten zu senden. Weitere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE112005002405T5

公开(公告)日：2007-08-16

申请号：DE112005002405

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： MADUKKARUMUKUMANA RAJESH ,  SCHOINAS IOANNIS ,  KING KU-JEI ,  VEMBU BALAJI ,  NEIGER GILBERT ,  UHLIG RICHARD

IPC: G06F11/07

Abstract: An embodiment of the present invention is a technique to process faults in a direct memory access address translation. A register set stores global control or status information for fault processing of a fault generated by an input/output (I/O) transaction requested by an I/O device. An address translation structure translates a guest physical address to a host physical address. The guest physical address corresponds to the I/O transaction and is mapped to a domain. The address translation structure has at least an entry associated with the domain and domain-specific control information for the fault processing.

公开(公告)号：DE102018125786A1

公开(公告)日：2019-05-23

申请号：DE102018125786

申请日：2018-10-17

Applicant: INTEL CORP

Inventor： GREWAL KARANVIR ,  SCHOINAS IOANNIS ,  DURHAM DAVID ,  CHHABRA SIDDHARTHA ,  AGARWAL RAJAT ,  DEUTSCH SERGEJ

IPC: G06F21/64 ,  G06F11/08

Abstract: Bei einem Beispiel umfasst ein System zum Verwalten eines verschlüsselten Speichers einen Prozessor zum Speichern eines ersten MAC basierend auf in einem Systemspeicher gespeicherten Daten als Reaktion auf einen Schreibvorgang in den Systemspeicher. Der Prozessor kann auch einen Lesevorgang detektieren, der den in dem Systemspeicher gespeicherten Daten entspricht, einen zweiten MAC basierend auf den aus dem Systemspeicher abgerufenen Daten berechnen, bestimmen, dass der zweite MAC nicht mit dem ersten MAC übereinstimmt, und den zweiten MAC mit einem Korrekturvorgang neuberechnen, wobei der Korrekturvorgang einen XOR-Vorgang basierend auf den aus dem Systemspeicher abgerufenen Daten und einem Ersatzwert für eine Vorrichtung des Systemspeichers umfasst. Des Weiteren kann der Prozessor die in dem Systemspeicher gespeicherten Daten als Reaktion auf das Detektieren, dass der neuberechnete zweite MAC mit dem ersten MAC übereinstimmt, entschlüsseln und die entschlüsselten Daten an einen Cache übertragen, wodurch Speicherfehler korrigiert werden.

公开(公告)号：DE112005002298T5

公开(公告)日：2007-09-27

申请号：DE112005002298

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

IPC: G06F12/10

公开(公告)号：DE112005002328T5

公开(公告)日：2007-08-23

申请号：DE112005002328

申请日：2005-09-29

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  MADUKKARUMUKUMANA RAJESH ,  NEIGER GILBERT ,  UHLIG RICHARD ,  VEMBU BALAJI

IPC: G06F12/10

Abstract: An embodiment of the present invention is a technique to provide cache support for direct memory access address translation. A cache structure stores cached entries used in address translation of a guest physical address to a host physical address. The guest physical address corresponds to a guest domain identified by a guest domain identifier in an input/output (I/O) transaction requested by an I/O device. A register stores an invalidating domain identifier identifying an invalidating domain and an indicator indicating invalidating an entry in the cached entries having a tag.

公开(公告)号：DE112005002405B4

公开(公告)日：2018-05-09

申请号：DE112005002405

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： MADUKKARUMUKUMANA RAJESH ,  SCHOINAS IOANNIS ,  KING KU-JEI ,  VEMBU BALAJI ,  NEIGER GILBERT ,  UHLIG RICHARD

IPC: G06F11/07

Abstract: Vorrichtung umfassend:eine Registergruppe zum Speichern von globaler Steuer- oder Statusinformation zur Fehlerverarbeitung eines Fehlers, der durch eine von einer E/A-Vorrichtung angeforderte Eingabe/Ausgabe-(E/A)-Transaktion erzeugt wurde; undeine Adressübersetzungsstruktur zum Übersetzen einer physischen Gastadresse in eine physische Hostadresse, wobei die physische Gastadresse der E/A-Transaktion entspricht und auf eine Domain abgebildet ist, und wobei die Adressübersetzungsstruktur mindestens einen Eintrag, welcher der Domain zugeordnet ist, und domainspezifische Steuerinformation für die Fehlerverarbeitung aufweist;wobei die Domain eine Umgebung in einer Plattform ist, und der Umgebung eine Teilmenge eines physischen Hostspeichers zugeteilt ist, und wobei Zugriffe auf den zugeteilten physischen Speicher von Ressourcen, die der Domain nicht zugewiesen sind, blockiert werden.

公开(公告)号：DE112005002304B4

公开(公告)日：2018-01-11

申请号：DE112005002304

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  MADUKKARUMUKUMANA RAJESH ,  NEIGER GILBERT ,  UHLIG RICHARD ,  KING KU-JEI

IPC: G06F12/10 ,  G06F13/40

Abstract: DMA-Neuabbildungsschaltung zur Übersetzung der physikalischen Gast-Adressen (GPA) einer oder mehrerer virtueller I/O-Vorrichtungen einer Domäne, die einer auf einem Host ausgeführten virtuellen Maschine (VM) zugewiesen ist, in die physikalischen Host-Adressen (HPA) der einen oder mehreren I/O-Vorrichtungen ohne Eingriff durch den virtuellen Maschinen-Monitor (VMM), wobei eine Domäne eine isolierte Umgebung in der Host-Plattform definiert, welcher ein untergeordneter Satz des physikalischen Host-Speichers zugeordnet ist, wobei die physikalischen Gastadressen der Domäne von den physikalischen Adressen des Hosts logisch getrennt sind, umfassend: einen Registersatz mit einem Wurzeleintragstabellen-Adressregister zur Einrichtung der Basisadresse einer speicherresidenten Wurzeltabelle und einem Standardkontextregister mit einem Domänenidentifikator-(DID)Feld zur Definition einer Standarddomäne, welcher I/O-Vorrichtungen anfangs zugewiesen sind, bis Software eine Domänenabbildung aktiviert; die Wurzeltabelle mit Wurzeleinträgen, die von der Buszahl indiziert werden und jeweils auf eine einer Vielzahl von Kontexttabellen verweisen; die Vielzahl von Kontexttabellen, die jeweils Kontexteinträge speichern, die jeweils eine I/O-Vorrichtung einer über einen Domänenindikator (DID) identifizierbaren Domäne zuordnen, wobei eine Vorrichtungs-Nummer und eine Funktionsnummer eines Kontexteintrags einen Index für die I/O-Vorrichtung bilden, wobei ein Kontexteintrag auf eine Adressumsetzungsstruktur zeigt, eine logische Schaltung, welche die Neuabbildungs- oder Adressumsetzungsvorgänge ausführt, wobei die DMA-Neuabbildungsschaltung ausgebildet ist, aus einem Anforderungsindikator, der als Teil eines I/O-Transaktionskopfes bereitgestellt wird und aus seinen PCI-Bus-/Vorrichtungs-Funktionsnummern besteht, eine ...

公开(公告)号：DE112005002304T5

公开(公告)日：2007-09-27

申请号：DE112005002304

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  MADUKKARUMUKUMANA RAJESH ,  NEIGER GILBERT ,  UHLIG RICHARD ,  KING KU-JEI

IPC: G06F12/10 ,  G06F13/40

Abstract: An embodiment of the present invention is a technique to perform address translation. A table structure is indexed by a source identifier of an input/output (I/O) transaction specifying a guest physical address and requested by an I/O device to map the I/O device to a domain assigned to the I/O device. An address translation structure translates the guest physical address to a host physical address corresponding to the I/O transaction.