公开(公告)号：KR20180019679A

公开(公告)日：2018-02-26

申请号：KR20187001603

申请日：2016-06-17

Applicant: MICROCHIP TECH INC

Inventor： LENG YAOJIAN ,  SATO JUSTIN HIROKI

IPC: H01L21/768 ,  H01C7/00 ,  H01C17/075 ,  H01C17/28 ,  H01L23/522 ,  H01L23/532 ,  H01L49/02

CPC classification number: H01L23/5228 ,  H01C7/006 ,  H01C17/075 ,  H01C17/288 ,  H01L21/76849 ,  H01L23/5226 ,  H01L23/53228 ,  H01L28/24

Abstract: 구리공정모듈에서구리화학기계적폴리싱(CMP) 공정을완료한후 박막레지스터를제조하는방법은, 적어도 2개의구조물들(90a, 90b)을가로질러유전체배리어층(100)을침착하는단계; 상기유전체배리어위에하드마스크로서제2 유전체층(110)을침착하는단계; 포토리소그래피를사용하여트렌치를패터닝하는단계; 상기하드마스크를통해상기트렌치를에칭하고상기유전체배리어내에서또는유전체배리어상에서정지하는단계; 포토리소그래피공정으로부터임의의잔여포토레지스트(120a, 120b)를제거하는단계; 상기유전체장벽을통해상기트렌치를에칭하여상기적어도 2개의구리구조물들각각의구리표면을노출시키는단계; 및상기트렌치에박막레지스터재료(120)를침착시키고그 결과로얻어진상기적어도 2개의노출된구리표면들을가로질러가교시키는단계를포함하는것이개시된다.

Abstract translation: 一种在铜工艺模块中完成铜化学机械抛光（CMP）工艺之后制造薄膜电阻器的方法包括横跨至少两个结构（90a，90b）沉积电介质阻挡层（100）; 在介质阻挡层上沉积第二介电层（110）作为硬掩模; 使用光刻法图案化沟槽; 通过硬掩模蚀刻沟槽并停止在电介质屏障或电介质屏障上; 从光刻工艺中去除剩余的光刻胶120a，120b; 蚀刻穿过介质阻挡层的沟槽以暴露至少两个铜结构中的每一个的铜表面; 并且在沟槽上沉积薄膜电阻材料（120）并桥接所得到的至少两个暴露的铜表面。

公开(公告)号：KR20180042260A

公开(公告)日：2018-04-25

申请号：KR20187005106

申请日：2016-08-22

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN HIROKI ,  HENNES BRIAN DEE ,  KIMMEL YANNICK CARLL

IPC: H01J37/32 ,  H01L21/02 ,  H01L21/027 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/66

CPC classification number: H01L22/12 ,  H01J37/32935 ,  H01J37/32963 ,  H01J2237/334 ,  H01J2237/3343 ,  H01L21/02164 ,  H01L21/0274 ,  H01L21/3065 ,  H01L21/3081

Abstract: 본발명은반도체제조에관한것으로, 특히플라즈마에칭공정들에대해에칭속도를실시간검정하는방법에관한것이다. 반도체플라즈마에칭챔버를테스트하는방법은, 중심영역및 에지영역을포함하는웨이퍼의기판상에박막을침착하는단계; 상기웨이퍼의상기에지영역으로부터상기중심영역을분리시키는패턴으로상기박막위에포토레지스트를침착하는것; 및상기웨이퍼상에적어도세 개의공정단계들을포함하는에칭공정을수행하는것을포함한다. 상기세 개의공정단계들은, 제1 클리어엔드포인트신호가수신될때까지영역들을덮는포토레지스트가없는임의의영역들에서상기박막을에칭하는것; 임의의포토레지스트를제거하기위해인-시츄에쉬공정(in-situ ash)을수행하는것; 및제2 클리어엔드포인트가달성될때까지상기포토레지스트의제거에의해노출된임의의영역들에서상기박막을에칭하는것을포함한다. 상기방법은양 엔드포인트가각각미리설정된허용오차내에서달성되는지여부를결정하는것, 및양 엔드포인트가미리설정된허용오차내에서달성되는경우, 상기플라즈마에칭챔버를검증된것으로서승인하는것을더 포함할수 있다.

公开(公告)号：DE112019003036T5

公开(公告)日：2021-03-25

申请号：DE112019003036

申请日：2019-06-10

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN HIROKI ,  LENG YAOJIAN ,  STOM GREGORY ALLEN

IPC: H01L21/82 ,  H01L21/768 ,  H01L27/08 ,  H01L49/02

Abstract: Ein Verfahren zur Herstellung eines Dünnschichtwiderstands- (TFR-) Moduls in einer integrierten Schaltungs- (IC-) Struktur kann das Ausbilden eines Grabens in einem dielektrischen Bereich aufweisen; das Ausbilden eines TFR-Elements in dem Graben, wobei das TFR-Element einen sich seitlich erstreckenden TFR-Bereich und einen TFR-Grat aufweist, der sich von einem sich seitlich erstreckenden TFR-Bereich nach oben erstreckt; das Abscheiden zumindest einer Metallschicht über dem TFR-Element; und das Strukturieren der zumindest einen Metallschicht und Ätzen der zumindest einen Metallschicht unter Verwendung eines Metallätzens, um ein Paar von Metall-TFR-Köpfen über dem TFR-Element zu definieren, wobei das Metallätzen auch zumindest einen Teil des sich nach oben erstreckenden TFR-Grats entfernt. Das Verfahren kann auch das Ausbilden zumindest eines leitenden TFR-Kontakts aufweisen, der sich durch das TFR-Element erstreckt und mit einem jeweiligen TFR-Kopf in Kontakt steht, um dadurch einen leitenden Pfad zwischen dem jeweiligen TFR-Kopf und dem TFR-Element zu vergrößern.

公开(公告)号：SG11201702042YA

公开(公告)日：2017-04-27

申请号：SG11201702042Y

申请日：2015-10-27

Applicant: MICROCHIP TECH INC

Inventor： SATO JUSTIN HIROKI ,  STOM GREGORY ALLEN

IPC: H01L21/762 ,  H01L21/3105

Abstract: A layer of partially planarized organosilicate (DUO) is spin-coated onto a layer of high density plasma (HDP) oxide on a silicon wafer after the shallow trench isolation (STI) is filled with the HDP oxide. Then the DUO layer is etched using a specialized process specifically tuned to etch the DUO and high density plasma (HDP) oxide at a certain selectivity. The higher areas of the wafer topography (active Si areas) have thinner DUO and as the etch process proceeds it starts to etch through the HDP oxide in these areas (active Si areas). The etch process is stopped after a certain depth is reached and before touching down on the silicon nitride oxidation layer. The DUO is removed and a standard chemical-mechanical polish (CMP) is performed on the silicon wafer. After the CMP step the silicon nitride is removed, exposing the silicon substrate between the field oxides.