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    ３次元インダクタ及び変圧器
    2.
    发明专利
    ３次元インダクタ及び変圧器 有权
    三维电感器和变压器

    公开(公告)号：JP2015019105A

    公开(公告)日：2015-01-29

    申请号：JP2014195210

    申请日：2014-09-25

    Applicant: クアルコム,インコーポレイテッド ,  Qualcomm Inc

    Inventor： KIM JONGHAE ,  GU SHIQUN ,  HENDERSON BRIAN MATTHEW ,  THOMAS R TOMS ,  LEW G CHUA-EOAN ,  BAZARJANI SEYFOLLAH S ,  MATTHEW NOWAK

    IPC: H01L21/822 ,  H01F17/00 ,  H01F19/00 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L27/04

    CPC classification number: H01L28/10 ,  H01F17/0013 ,  H01F19/04 ,  H01F2017/002 ,  H01L23/481 ,  H01L23/5227 ,  H01L27/0207 ,  H01L2224/16145 ,  H01L2924/3011

    Abstract: 【課題】3次元インダクタ及び変圧器を提供する。【解決手段】3次元オンチップインダクタ、変圧器、及び無線周波増幅器が開示される。無線周波増幅器は、一対の変圧器及びトランジスタを含む。変圧器は、少なくとも2つの誘導結合されたインダクタを含む。インダクタは、第1金属層の複数のセグメントと、第2金属層の複数のセグメントと、第1インダクタ入力部と、第2インダクタ入力部と、前記第1インダクタ入力部及び前記第2インダクタ入力部の間に連続的で交差しないパスを形成するために、前記第1金属層の複数のセグメント及び前記第2金属層の複数のセグメントを結合する複数の貫通シリコンビアと、を含む。インダクタは対称又は非対称な形状を有することができる。第1金属層はチップのバックエンドオブライン部分における金属層であり得る。第2金属層はチップの再配線層部分に配置され得る。【選択図】図9

    Abstract translation: 要解决的问题：提供三维电感器和变压器。解决方案：公开了三维片上电感器，变压器和射频放大器。 射频放大器包括一对变压器和晶体管。 变压器包括至少两个电感耦合电感器。 电感器包括第一金属层的多个段，第二金属层的多个段，第一电感器输入端，第二电感器输入端和耦合第一金属层的多个段的多个穿通硅通孔 以及第二金属层的多个段，以在第一电感器输入端和第二电感器输入端之间形成连续的，不相交的路径。 电感器可以具有对称或不对称的几何形状。 第一金属层可以是芯片的后端部分中的金属层。 第二金属层可以位于芯片的再分布层部分中。

    Photovoltaic cell efficiency improved using through silicon vias
    5.
    发明专利
    Photovoltaic cell efficiency improved using through silicon vias 审中-公开
    通过硅胶改善光伏电池效率

    公开(公告)号：JP2014082528A

    公开(公告)日：2014-05-08

    申请号：JP2014018466

    申请日：2014-02-03

    Applicant: Qualcomm Inc ,  クアルコム,インコーポレイテッド

    Inventor： THOMAS R TOMS ,  GU SHIQUN

    IPC: H01L31/06

    CPC classification number: H01L31/022425 ,  H01L31/02168 ,  H01L31/022466 ,  H01L31/022475 ,  Y02E10/52 ,  Y02E10/547

    Abstract: PROBLEM TO BE SOLVED: To provide a photovoltaic cell including a photovoltaic layer having a first node and a second node.SOLUTION: A first conductive layer is electrically coupled to the second node of the photovoltaic layer so that the first conductive layer does not block light from the photovoltaic layer. A second conductive layer is adjacent to but electrically insulated from the first conductive layer so that the second conductive layer is positioned where it does not block light from the photovoltaic layer. At least one through silicon via is coupled to the first node of the photovoltaic layer and the second conductive layer, but is electrically insulated from at least a portion of the photovoltaic layer and the first conductive layer.

    Abstract translation: 要解决的问题：提供一种包括具有第一节点和第二节点的光伏层的光伏电池。解决方案：第一导电层电耦合到光伏层的第二节点，使得第一导电层不阻挡光 从光伏层。 第二导电层与第一导电层相邻但是电绝缘，使得第二导电层位于不阻挡来自光伏层的光的位置。 至少一个通硅通孔耦合到光伏层和第二导电层的第一节点，但是与光电转换层和第一导电层的至少一部分电绝缘。

    磁気トンネル接合（ＭＴＪ）記憶素子、及びＭＴＪを有するスピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）
    7.
    发明专利
    磁気トンネル接合（ＭＴＪ）記憶素子、及びＭＴＪを有するスピン移動トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ） 审中-公开
    磁悬浮连接（MTJ）存储元件和转子转矩磁阻随机存取存储器（STT-MRAM）具有MJT

    公开(公告)号：JP2015039034A

    公开(公告)日：2015-02-26

    申请号：JP2014222951

    申请日：2014-10-31

    Applicant: クアルコム,インコーポレイテッド ,  Qualcomm Inc

    Inventor： GU SHIQUN ,  KANG SEUNG H ,  ZHU XIAOCHUN

    IPC: H01L21/8246 ,  H01L27/105 ,  H01L29/82 ,  H01L43/08 ,  H01L43/12

    CPC classification number: H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

    Abstract: 【課題】スピン移動トルク磁気抵抗ランダムアクセスメモリ(STT‐MRAM)ビットセル用の磁気トンネル接合記憶素子を提供する。【解決手段】本素子は、底部電極層(150)と、底部電極層に隣接するピンド層(160)と、底部電極層及びピンド層の一部分を封入する誘電体層(70)であって、ピンド層の一部分に隣接するホールを画定する側壁を含む誘電体層と、ピンド層に隣接するトンネリング障壁(190)と、トンネリング障壁に隣接する自由層(200)と、自由層に隣接する頂部電極(210)とを含む。第一の方向における底部電極層及び/又はピンド層の幅は、第一の方向におけるピンド層とトンネリング障壁との間のコンタクト領域の幅よりも大きい。また、STT‐MRAMビットセルの製造方法も開示される。【選択図】図8

    Abstract translation: 要解决的问题：提供一种用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件。解决方案：该元件包括：底部电极层（150）; 邻近底部电极层的被钉扎层（160）; 绝缘层（70），其封装所述底部电极层和所述被钉扎层的一部分，所述电介质层包括限定与所述被钉扎层的一部分相邻的孔的侧壁; 邻近被钉扎层的隧道势垒（190）; 邻近隧道势垒的自由层（200）; 和与自由层相邻的顶部电极（210）。 底部电极层和/或被钉扎的屏障在第一方向上的宽度大于在第一方向上被钉扎层和隧道势垒之间的接触面积的宽度。 还公开了一种制造STT-MRAM位单元的方法。

    Amplificador tridimensional de radiofrecuencia en chip
    9.
    发明专利
    Amplificador tridimensional de radiofrecuencia en chip 未知

    公开(公告)号：ES2854713T3

    公开(公告)日：2021-09-22

    申请号：ES10771245

    申请日：2010-10-07

    Applicant: QUALCOMM INC

    Inventor： KIM JONGHAE ,  GU SHIQUN ,  HENDERSON BRIAN MATTHEW ,  TOMS THOMAS R ,  CHUA-EOAN LEW G ,  BAZARJANI SEYFOLLAH S ,  NOWAK MATTHEW

    IPC: H01L21/02 ,  H01F17/00 ,  H01L23/48 ,  H01L23/522 ,  H01L27/06

    Abstract: Un amplificador tridimensional de radiofrecuencia en chip (1600), comprendiendo el chip un sustrato que tiene un lado superior y un lado inferior, comprendiendo el amplificador de radiofrecuencia: un primer transformador en chip (1602) que comprende un primer inductor en chip (1620) y un segundo inductor en chip (1622); un segundo transformador en chip (1604) que comprende un tercer inductor en chip (1640) y un cuarto inductor en chip (1642); un primer transistor en chip (1606) que comprende una puerta (1662), un drenaje (1664) y una fuente (1666); en el que cada uno de los primer, segundo, tercer y cuarto inductores en chip comprende una pluralidad de primeros segmentos en una primera capa metálica (626), estando la primera capa metálica por encima del lado superior del sustrato; una pluralidad de segundos segmentos (624) en una capa de diseño de redistribución, RDL, estando la RDL debajo del lado inferior del sustrato; una primera entrada de inductor y una segunda entrada de inductor, estando localizadas las primera y segunda entradas de inductor en una de la primera capa metálica y de la RDL; y una pluralidad de vías de silicio pasantes que se extienden desde el lado superior del sustrato hasta el lado inferior del sustrato y acoplan la pluralidad de primeros segmentos y la pluralidad de segundos segmentos para formar una ruta continua, que no interseca entre la primera entrada de inductor y la segunda entrada de inductor; estando el primer inductor en chip acoplado de forma inductiva al segundo inductor en chip, estando el tercer inductor en chip acoplado de forma inductiva al cuarto inductor en chip, y no estando los primer, segundo, tercer y cuarto inductores en chip físicamente acoplados entre sí excepto a través del suelo; estando acoplada la primera entrada de inductor del primer inductor en chip a una entrada del amplificador de radiofrecuencia en chip; estando acoplada la primera entrada de inductor del segundo inductor en chip a la puerta del primer transistor en chip; estando acoplada la primera entrada de inductor del tercer inductor en chip al drenaje del primer transistor en chip, estando acoplada la primera entrada de inductor del cuarto inductor en chip a una salida del amplificador de radiofrecuencia en chip; estando la segunda entrada de inductor de los primer, segundo, tercer y cuarto inductores en chip acoplada a tierra; y estando la fuente del primer transistor en chip acoplada a tierra; en el que los inductores no forman parte de una estructura de detención de fisuras.

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