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    Sistema y procedimiento de control condicional de dispositivos de circuito de retención
    1.
    发明专利
    Sistema y procedimiento de control condicional de dispositivos de circuito de retención 未知

    公开(公告)号：ES2767746T3

    公开(公告)日：2020-06-18

    申请号：ES09700763

    申请日：2009-01-09

    Applicant: QUALCOMM INC

    Inventor： RAO HARI M ,  ZHONG CHENG ,  CHEN ZHIQIN

    IPC: H03K3/037

    Abstract: Un dispositivo de circuito de retención (200) que comprende: una primera entrada (212) para recibir una señal de control de reinicio (218); una segunda entrada (214) que responde a una salida de un registro (208); y un circuito lógico (202) adaptado para reiniciar condicionalmente el registro (208) basado en la segunda entrada (214) en respuesta a la recepción de la señal de control de reinicio (218) en la primera entrada (212); caracterizado por que el circuito lógico (202) comprende: una compuerta NAND (222), uno o más inversores (228, 230, 232) y una compuerta OR (224); y un transistor (240) que incluye un terminal de compuerta acoplado a una salida de la compuerta OR y que responde a la compuerta OR para reiniciar el registro (208) a un estado conocido; en el que la compuerta NAND (222) incluye una primera entrada (212) que responde a la señal de control de reinicio (218) y una segunda entrada (214) que responde a la salida del registro (208); y la compuerta OR (224) recibe una salida de la compuerta NAND (222) en una primera entrada y recibe una salida de los uno o más inversores (228, 230, 232) en una segunda entrada (236).

    Sistema de memoria de múltiples flujos de instrucciones
    5.
    发明专利
    Sistema de memoria de múltiples flujos de instrucciones 未知

    公开(公告)号：ES2810100T3

    公开(公告)日：2021-03-08

    申请号：ES11713405

    申请日：2011-03-22

    Applicant: QUALCOMM INC

    Inventor： RAO HARI M ,  KIM JUNG PILL ,  HAGHIGHI SIAMACK

    IPC: G11C8/08 ,  G11C8/16 ,  G11C11/16 ,  G11C13/00

    Abstract: Un dispositivo de memoria (101) que comprende: un decodificador (202); una pluralidad de células de memoria (106), en el que cada una de las células de memoria comprende: un primer elemento de memoria no volátil correspondiente (108) que incluye un primer elemento de memoria resistivo correspondiente (110) y asociado con un primer hilo; y un segundo elemento de memoria no volátil correspondiente (112) que incluye un segundo elemento de memoria resistivo correspondiente (114) y asociado con un segundo hilo, en el que cada uno del primer elemento de memoria no volátil (108) y el segundo elemento de memoria no volátil (112) es un elemento de memoria multipuerto, y en el que el decodificador está configurado para recibir, para cada puerto (P0, P1) de los elementos de memoria multipuerto, una entrada de dirección de puerto (240, 241) respectiva para seleccionar una correspondiente de las células de memoria a las que se accederá con dicho puerto y para recibir una entrada de selección de hilo (250); en el que si la entrada de selección de hilo (250) está en un nivel bajo, el decodificador (202) está configurado para, para cada puerto de los elementos de memoria multipuerto, seleccionar el primer elemento de memoria no volátil (108) de dicha célula de memoria correspondiente seleccionada a la que se accederá con dicho puerto, y si la entrada de selección de hilo (250) está en un nivel alto, el decodificador (202) está configurado para, para cada puerto de los elementos de memoria con múltiples puertos, seleccionar el segundo elemento de memoria no volátil (112) de dicha célula de memoria correspondiente seleccionada para acceder con dicho puerto.

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