公开(公告)号：FR2889356A1

公开(公告)日：2007-02-02

申请号：FR0552307

申请日：2005-07-26

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： VILLARET ALEXANDRE ,  MAZOYER PASCALE ,  RANICA ROSSELLA

IPC: H01L21/8242

Abstract: L'invention concerne une cellule mémoire à un transistor MOS formé dans une région de corps flottant (1) isolée sur sa face inférieure par une jonction. Une région (41) du même type de conductivité que la région de corps flottant mais plus fortement dopée que celle-ci est disposée sous la région de drain (10) du transistor MOS.

公开(公告)号：FR2884052A1

公开(公告)日：2006-10-06

申请号：FR0550816

申请日：2005-03-30

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CHARBUILLET CLEMENT ,  SKOTNICKI THOMAS ,  VILLARET ALEXANDRE

IPC: H01L29/78 ,  H01L21/336

Abstract: L'invention concerne un transistor de type IMOS vertical comprenant : un empilement d'une première portion semiconductrice dopée avec des éléments dopants d'un premier type, d'une deuxième portion semiconductrice intrinsèque sensiblement non dopée, et d'une troisième portion semiconductrice dopée avec des éléments dopants d'un second type formant une diode de type PIN ; et une grille conductrice placée contre ledit empilement avec interposition d'une couche isolante.

公开(公告)号：FR3137787B1

公开(公告)日：2025-05-02

申请号：FR2206882

申请日：2022-07-06

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： VILLARET ALEXANDRE ,  WEBER OLIVIER ,  ARNAUD FRANCK

Abstract: Le procédé de fabrication d’au moins un transistor haute-tension (HV_NMOS, HV_PMOS) dans et sur une région haute tension (HV_REG) d’un substrat du type silicium sur isolant (SOI) comportant un film semiconducteur (FLM) ayant une première épaisseur (E1), électriquement isolé d’un substrat porteur (BLK) par une couche diélectrique enterrée (BOX), comprend une croissance par épitaxie du film semiconducteur (FLM), jusqu’à une deuxième épaisseur (E2, E3) supérieure à la première épaisseur (E1), sélectivement dans la région haute-tension (HV_REG). Figure pour l’abrégé : Fig 11

公开(公告)号：FR2884052B1

公开(公告)日：2007-06-22

申请号：FR0550816

申请日：2005-03-30

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CHARBUILLET CLEMENT ,  SKOTNICKI THOMAS ,  VILLARET ALEXANDRE

IPC: H01L29/78 ,  H01L21/336

Abstract: The transistor has a stack comprising a lower semiconductor portion (135) doped with N-type doping component, an intrinsic semiconductor portion (136) and an upper semiconductor portion (130) doped with P-type doping component so as to form a vertical PIN type diode. A conductive gate (181) is placed against the stack with interposition of an insulating layer (150) and has thickness less than the stack, where conductive spacers of the gate are connected to a gate terminal, and the lower and upper semiconductor portions are connected to source and drain terminals. An independent claim is also included for a method of formation of a vertical impact ionization metal oxide semiconductor transistor (IMOS) transistor.

公开(公告)号：FR2926163A1

公开(公告)日：2009-07-10

申请号：FR0852936

申请日：2008-04-30

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： VILLARET ALEXANDRE ,  SKOTNICKI THOMAS ,  CORONEL PHILIPPE

IPC: H01L21/98

Abstract: L'invention concerne un procédé de réalisation de dispositif (100), comportant au moins les étapes de :- réalisation d'au moins une portion à base d'un matériau catalyseur (112) sur un substrat,- réalisation d'au moins une couche d'enrobage (114, 134) au moins autour de la portion de matériau catalyseur (112), sur le substrat,- formation d'au moins une cavité (122) dans la couche d'enrobage (114, 134), la portion de matériau catalyseur (112) étant disposée dans la cavité (122),- réalisation d'au moins une portion à base d'un matériau cristallin (124) dans la cavité (122) à partir de la portion de matériau catalyseur (112).