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公开(公告)号：FR2989220A1
公开(公告)日：2013-10-11
申请号：FR1253236
申请日：2012-04-06
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor： GALY PHILIPPE , DEHAN PATRICE , HEITZ BORIS , JIMENEZ JEAN
IPC: H01L29/78 , H01L21/336 , H01L27/088
Abstract: Circuit intégré comprenant au moins un transistor MOS ayant un substrat (SUB), une région de source (S), une région de drain (D), une région de grille (G), des régions isolantes d'espacement (ESP) de part et d'autre de la région de grille, le substrat comportant une première région (RC) située sous la région de grille entre les régions isolantes d'espacement. Selon une caractéristique générale du circuit intégré, l'une au moins des régions de source et de drain est séparée de la première région du substrat par une deuxième région du substrat (RSEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat.
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公开(公告)号：FR2970106B1
公开(公告)日：2013-03-15
申请号：FR1005155
申请日：2010-12-29
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： GALY PHILIPPE , GAMET STEPHANE , JIMENEZ JEAN , HUARD VINCENT , DAMIENS JOEL
IPC: G11C17/14 , H01L29/772
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公开(公告)号：FR2970106A1
公开(公告)日：2012-07-06
申请号：FR1005155
申请日：2010-12-29
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor： GALY PHILIPPE , GAMET STEPHANE , JIMENEZ JEAN , HUARD VINCENT , DAMIENS JOEL
IPC: G11C17/14 , H01L29/772
Abstract: L'invention concerne une cellule mémoire OTP (30) comportant un point mémoire (T ) comprenant un transistor à effet de champ (1). Le dispositif (1) comporte une électrode de source (2) et une électrode de drain (3) dopées par une première impureté dopante et séparées par un canal (4). L'électrode de source (2) est réalisée de manière à ce qu'elle soit plus dopée que l'électrode de drain (3) et que le gradient de concentration en première impureté dopante depuis le canal (4) vers l'électrode de drain (3) est supérieur au gradient de concentration en première impureté dopante depuis le canal (4) vers l'électrode de source (2).
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公开(公告)号：FR3068174A1
公开(公告)日：2018-12-28
申请号：FR1755669
申请日：2017-06-21
Applicant: ST MICROELECTRONICS CROLLES 2 SAS
Inventor： GOLANSKI DOMINIQUE , JIMENEZ JEAN , DUTARTRE DIDIER , GONNARD OLIVIER
IPC: H01L31/107 , H01L31/18
Abstract: L'invention concerne un procédé de fabrication d'une photodiode SPAD, compatible avec la fabrication de transistors MOS, comprenant : délimiter une zone de formation d'une photodiode SPAD dans une couche (6) de matériau semiconducteur d'un premier type de dopage ; implanter des dopants d'un second type avec une première énergie dans une première région enterrée (20) de ladite zone ; et faire croître une couche épitaxiale (22) sur l'ensemble de la structure.
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公开(公告)号：FR3038131B1
公开(公告)日：2018-03-23
申请号：FR1555921
申请日：2015-06-26
Applicant: ST MICROELECTRONICS SA
Inventor： BOURGEAT JOHAN , HEITZ BORIS , JIMENEZ JEAN
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Patent Agency Ranking
公开(公告)号：FR2982416B1
公开(公告)日：2014-01-03
申请号：FR1159951
申请日：2011-11-03
Applicant: ST MICROELECTRONICS SA
Inventor： GALY PHILIPPE , JIMENEZ JEAN , BOURGEAT JOHAN , HEITZ DAVID
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公开(公告)号：FR2961056A1
公开(公告)日：2011-12-09
申请号：FR1054363
申请日：2010-06-03
Applicant: ST MICROELECTRONICS SA , CENTRE NAT RECH SCIENT
Inventor： GALY PHILIPPE , JIMENEZ JEAN , BOURGEAT JOHAN , ENTRINGER CHRISTOPHE
Abstract: Le dispositif électronique comprend une première (BP) et une deuxième (BN) bornes et des moyens électroniques couplés entre les deux bornes ; les moyens électroniques comprennent au moins un bloc (BLC) comportant un transistor MOS (TR) incluant un transistor bipolaire parasite, le transistor MOS ayant son drain (D) couplé à la première borne (BP), sa source (S) couplée à la deuxième borne (BN) et étant configuré en outre pour, en présence d'une impulsion de courant (IMP) entre les deux bornes, fonctionner dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous seuil et un fonctionnement du transistor bipolaire parasite. Le dispositif peut comporter deux blocs (BLC1, BLC2) connectés de façon symétrique entre les deux bornes (BP, BN) ainsi qu'un triac (TRC) dont la gâchette est connectée à la borne commune (BC) des deux blocs.
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公开(公告)号：DE69619487D1
公开(公告)日：2002-04-04
申请号：DE69619487
申请日：1996-12-17
Applicant: ST MICROELECTRONICS SA
Inventor： JIMENEZ JEAN
IPC: H01L21/336 , H01L29/08 , H01L29/78
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公开(公告)号：DE69325206T2
公开(公告)日：2000-01-20
申请号：DE69325206
申请日：1993-03-17
Applicant: ST MICROELECTRONICS SA
Inventor： JIMENEZ JEAN
IPC: H01L29/866
Abstract: An avalanche diode structure incorporated in an integrated circuit is embodied by the lateral junction between two adjacent buried layers having opposite conductivity types and a high doping level. This diode includes: a first highly doped buried layer of the same first conductivity type as the integrated circuit substrate; a second highly doped buried layer of the second conductivity type, surrounding the first buried layer and laterally contacting the first layer; and a third low doped buried layer of the second conductivity type disposed beneath the first buried layer and overlapping with respect to the second layer so as to also contact a portion of the second buried layer.
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公开(公告)号：FR3038131A1
公开(公告)日：2016-12-30
申请号：FR1555921
申请日：2015-06-26
Applicant: ST MICROELECTRONICS SA
Inventor： BOURGEAT JOHAN , HEITZ BORIS , JIMENEZ JEAN
Abstract: Dispositif électronique comprenant une première et une deuxième borne (B1, B2) de dispositif et des moyens électroniques couplés entre les deux bornes de dispositif, les moyens électroniques comprenant un circuit de protection (CP) contre les décharges électrostatiques et un circuit résistif-capacitif (RC) permettant le déclenchement dudit circuit de protection (CP) en présence d'une impulsion de courant entre les première et deuxième bornes (B1, B2) de dispositif. Le dispositif électronique comprend un circuit de contrôle (CC) configuré pour ralentir une décharge du circuit résistif-capacitif (RC) en présence du circuit de protection (CP) dans son état déclenché.
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