公开(公告)号：FR3045938B1

公开(公告)日：2018-03-09

申请号：FR1563063

申请日：2015-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS SA

Inventor： GRENOUILLET LAURENT ,  ATHANASIOU SOTIRIS ,  GALY PHILIPPE

IPC: H01L21/8232 ,  G11C11/407

Abstract: L'invention concerne un circuit intégré (1), comprenant : -un transistor à effet de champ (2), comprenant : -des première et deuxième électrodes de conduction (201, 202) ; -une zone de canal (203) disposée entre les première et deuxième électrodes de conduction ; -un empilement de grille (220) disposé à l'aplomb de la zone de canal, et comprenant une électrode de grille (222) ; -un point mémoire de type RRAM (31) ménagé sous la zone de canal, ou ménagé dans l'empilement de grille sous l'électrode de grille.

公开(公告)号：FR2989220A1

公开(公告)日：2013-10-11

申请号：FR1253236

申请日：2012-04-06

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  DEHAN PATRICE ,  HEITZ BORIS ,  JIMENEZ JEAN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/088

Abstract: Circuit intégré comprenant au moins un transistor MOS ayant un substrat (SUB), une région de source (S), une région de drain (D), une région de grille (G), des régions isolantes d'espacement (ESP) de part et d'autre de la région de grille, le substrat comportant une première région (RC) située sous la région de grille entre les régions isolantes d'espacement. Selon une caractéristique générale du circuit intégré, l'une au moins des régions de source et de drain est séparée de la première région du substrat par une deuxième région du substrat (RSEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat.

公开(公告)号：FR2970106B1

公开(公告)日：2013-03-15

申请号：FR1005155

申请日：2010-12-29

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： GALY PHILIPPE ,  GAMET STEPHANE ,  JIMENEZ JEAN ,  HUARD VINCENT ,  DAMIENS JOEL

IPC: G11C17/14 ,  H01L29/772

公开(公告)号：FR2970106A1

公开(公告)日：2012-07-06

申请号：FR1005155

申请日：2010-12-29

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： GALY PHILIPPE ,  GAMET STEPHANE ,  JIMENEZ JEAN ,  HUARD VINCENT ,  DAMIENS JOEL

IPC: G11C17/14 ,  H01L29/772

Abstract: L'invention concerne une cellule mémoire OTP (30) comportant un point mémoire (T ) comprenant un transistor à effet de champ (1). Le dispositif (1) comporte une électrode de source (2) et une électrode de drain (3) dopées par une première impureté dopante et séparées par un canal (4). L'électrode de source (2) est réalisée de manière à ce qu'elle soit plus dopée que l'électrode de drain (3) et que le gradient de concentration en première impureté dopante depuis le canal (4) vers l'électrode de drain (3) est supérieur au gradient de concentration en première impureté dopante depuis le canal (4) vers l'électrode de source (2).

公开(公告)号：FR3098986A1

公开(公告)日：2021-01-22

申请号：FR1907925

申请日：2019-07-15

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: H01L27/105 ,  H01L21/71

Abstract: Circuit intégré, comportant au moins un transistor MOS (TRN) situé dans et sur un film semiconducteur (FLM) d’un substrat de type silicium sur isolant et possédant sous une couche isolante enterrée (BOX), une première région de grille arrière (BGN) et deux premières régions auxiliaires (RXSN, RXDN) respectivement situées sous des régions de prises de contact source et drain (SN, DN) du transistor NMOS (TRN) et ayant un type de conductivité opposé à celui de la première région de grille arrière (BGN) et identique à celui des régions de prises de contact source et drain (SN, DN) du transistor NMOS. Figure pour l’abrégé : Fig 3

公开(公告)号：FR3082052A1

公开(公告)日：2019-12-06

申请号：FR1854829

申请日：2018-06-04

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  LETHIECQ RENAN

IPC: H01L29/772 ,  H01L21/76 ,  H01L29/66

Abstract: Dispositif électronique intégré, comprenant un substrat de type silicium sur isolant et au moins un transistor MOS (TR) réalisé dans et sur ledit substrat, et comprenant une région de grille (G) configurée pour recevoir une tension de commande, une grille arrière (BG) configurée pour recevoir une tension d'ajustement, et dans lequel la région source (S) comporte une première borne (B1) destinée à être reliée à une tension de référence et une deuxième borne (B2) réalisées de part et d'autre d'une portion résistive (Rs) de la région de source (S), la première borne (B1) étant configurée pour délivrer une tension dont la valeur est représentative de la température du dispositif (DIS), le dispositif (DIS) comportant des moyens d'ajustement (MA) configurés pour délivrer sur la grille arrière (BG), une tension d'ajustement dont la valeur dépend de la valeur de la tension de commande et de la valeur de la tension délivrée par la première borne (B1).

公开(公告)号：FR3064383B1

公开(公告)日：2019-11-15

申请号：FR1752383

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel, comportant une borne d'entrée (BE), une borne de sortie (BS), une borne de référence (BR) destinée à délivrer au moins un signal de référence, un bloc intégrateur (1) configuré pour recevoir et intégrer au moins un signal d'entrée et délivrer un signal intégré, un bloc générateur (2) configuré pour recevoir le signal intégré et, lorsque le signal intégré dépasse un seuil, délivrer le signal de sortie, dans lequel le bloc intégrateur (1) comporte un condensateur principal (C1) couplé entre la borne d'entrée (BE) et la borne de référence (BR), le bloc générateur (2) comporte un transistor MOS principal (TR 1) couplé entre la borne d'entrée (E) et la borne de sortie (S), et dont la grille (g 1) est couplée à la borne de sortie (BS), ledit transistor principal (TR 1) ayant en outre son substrat (sb 1) et sa grille (g 1) mutuellement couplés.

公开(公告)号：FR3038775A1

公开(公告)日：2017-01-13

申请号：FR1556515

申请日：2015-07-09

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  ATHANASIOU SOTIRIOS

IPC: H01L27/07 ,  H01L21/71 ,  H01L21/77 ,  H01L23/58

Abstract: Pour réaliser au moins une prise de contact substrat (BC1) pour un transistor MOS (TR1) réalisé dans et sur une zone active (5) d'un substrat de type silicium sur isolant (SOI), on réalise dans ladite zone active (5) au moins un deuxième transistor MOS (TR2) exempt de jonction PN possédant au moins une prise de contact (PCD2, PCS2) sur au moins l'une de ses régions de source (S1) ou de drain (S2). Cette prise de contact source et/ou drain forme ladite au moins une prise de contact substrat (BC1).

公开(公告)号：FR2985372A1

公开(公告)日：2013-07-05

申请号：FR1250062

申请日：2012-01-04

Applicant: ST MICROELECTRONICS SA

Inventor： TROUSSIER GHISLAIN ,  GUITARD NICOLAS ,  DRAY ALEXANDRE ,  GALY PHILIPPE

IPC: H01L27/04 ,  H01L23/60

Abstract: Circuit électronique comportant un transistor MOS (100, 300), formé à partir d'une fraction (111, 311) de la couche mince (103) située sur la couche d'oxyde enfouie (102) d'un substrat de type FDSOI, ledit transistor (100, 300) comprenant une structure de grille (115, 116) reposant sur ladite couche mince (111, 311), et deux zone source (113, 313) et drain (112, 312) disposés de part et d'autre de ladite fraction (111, 311), comprenant également un dispositif complémentaire (150, 250, 350) connecté d'une part à ladite grille (116, 316) et d'autre part à la source (113, 313), ledit dispositif étant adapté pour être conducteur lorsque le potentiel de la source (113, 313) est supérieur au potentiel du drain (112, 312), et être non-conducteur lorsque le potentiel de la source (113, 313) est inférieur au potentiel du drain.

公开(公告)号：FR3123501A1

公开(公告)日：2022-12-02

申请号：FR2105435

申请日：2021-05-25

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE

IPC: H01L23/60 ,  G01R29/12

Abstract: Le circuit intégré comprend une partie semiconductrice (FEOL) comportant un substrat semiconducteur (B), une partie d’interconnexion (BEOL) comportant des niveaux de métaux (M1, M2), et un capteur de décharges électrostatiques (SNS) comportant une structure semiconductrice (SSM) dans la partie semiconductrice (FEOL) et un réseau d’antennes métalliques (RANT) dans la partie d’interconnexion (BEOL). Le capteur comporte au moins un couple de deux nœuds (ND1, NS1, NG1, NB1, ND2, NS2, NG2, NB2) ayant une liaison résistive ou une liaison capacitive ou une liaison de jonction PN dans la structure semiconductrice (SSM), et des antennes (AD1, AS1, AG1, AB1, AD2, AS2, AG2, AB2) du réseau d’antennes (RANT) présentant une asymétrie de forme et/ou de taille, respectivement connectées auxdits nœuds de chaque couple. Figure pour l’abrégé : Fig 3