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公开(公告)号：CN119604024A
公开(公告)日：2025-03-11
申请号：CN202411218941.2
申请日：2024-09-02
Applicant: 三星电子株式会社
IPC: H10D84/83 , H10D84/85 , H10D84/03 , H01L23/528
Abstract: 一种集成电路包括：在衬底的背侧上的背侧布线层，所述背侧布线层包括彼此隔离的第一背侧图案和第二背侧图案；以及在所述衬底的前侧上的电源栅极开关，所述电源栅极开关连接到所述第一背侧图案和所述第二背侧图案。所述电源栅极开关包括：第一源极/漏极区域，所述第一源极/漏极区域连接到所述第一背侧图案，并且被配置为从所述第一背侧图案接收第一供电电压；栅极线结构，所述栅极线结构被配置为接收电源栅极信号；以及第二源极/漏极区域，所述第二源极/漏极区域连接到所述第二背侧图案，并且被配置为基于所述电源栅极信号从所述第一源极/漏极区域接收电源信号。
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公开(公告)号：CN114898791B
公开(公告)日：2024-12-20
申请号：CN202210610664.4
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H10B10/00
Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。
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公开(公告)号：CN118053846A
公开(公告)日：2024-05-17
申请号：CN202311518585.1
申请日：2023-11-14
Applicant: 三星电子株式会社
Inventor： 金兑衡
IPC: H01L23/528 , H01L23/48 , H01L27/092 , H10B10/00
Abstract: 公开了包括单元阵列和背侧电源轨的集成电路。所述集成电路包括：单元阵列，包括多个单元，每个单元包括晶体管；电源轨，在单元阵列下方的电源轨层中，电源轨将电力提供给单元阵列；以及多个接触件，在单元阵列与电源轨之间。每个接触件从所述多个单元中的相应一个的晶体管的源极向下延伸到电源轨。
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公开(公告)号：CN117423698A
公开(公告)日：2024-01-19
申请号：CN202311388943.1
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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Patent Agency Ranking
公开(公告)号：CN115547385A
公开(公告)日：2022-12-30
申请号：CN202210718866.0
申请日：2022-06-23
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4097
Abstract: 本公开提供了集成电路及其设计方法。一种集成电路包括：双端口静态随机存取存储器(SRAM)单元，包括多个晶体管；位线对，连接到双端口SRAM单元，该位线对包括在第一方向上彼此间隔开并在垂直于第一方向的第二方向上延伸的第一位线和第二位线；电源线组，包括多条电源线，所述多条电源线在第一方向上彼此间隔开、在第一方向上与位线对间隔开并在第二方向上延伸，该电源线组配置为将电压施加到双端口SRAM单元；以及第一字线，提供在第一位线和第二位线之间并且连接到双端口SRAM单元。
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公开(公告)号：CN118870795A
公开(公告)日：2024-10-29
申请号：CN202410510591.0
申请日：2024-04-26
Applicant: 三星电子株式会社
IPC: H10B10/00 , H01L27/02 , H01L23/538
Abstract: 提供了一种集成电路，所述集成电路包括：存储单元阵列；多个栅电极，所述多个栅电极在衬底上方沿第一方向延伸；多条字线，所述多条字线在所述衬底上方沿所述第一方向延伸；多条位线，所述多条位线在所述衬底下方沿与所述第一方向相交的第二方向延伸；以及多个第一接触，所述多个第一接触在垂直方向上穿过所述衬底并且分别连接到所述多条位线。
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公开(公告)号：CN118763069A
公开(公告)日：2024-10-11
申请号：CN202410869668.3
申请日：2019-08-05
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528
Abstract: 提供了一种集成电路。所述集成电路包括：多个层，堆叠在第一方向上；多个单元电路，在与第一方向垂直的第二方向上至少部分地彼此叠置，并且被构造为彼此并行地操作；控制电路，被构造为产生控制信号以控制所述多个单元电路；以及多层导线，被构造为将来自控制电路的控制信号传输到所述多个单元电路。多层导线可以在布线层和通孔层中一体地形成，并且在第二方向上延伸。布线层和通孔层可以彼此相邻。
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公开(公告)号：CN118675573A
公开(公告)日：2024-09-20
申请号：CN202410191657.4
申请日：2024-02-21
Applicant: 三星电子株式会社
Abstract: 公开了集成电路。所述集成电路包括：基底；位单元阵列，包括在基底上的位单元；正面布线层，相对于基底的正面沿垂直方向位于基底上方，正面布线层包括连接到位单元的局部字线；行解码器，被配置为提供用于驱动位单元阵列的字线信号；背面布线层，在基底的背面上，背面布线层包括被配置为从行解码器接收所述字线信号的背面布线线路；以及字线再缓冲器，被配置为将从背面布线线路接收到的所述字线信号提供给局部字线。
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公开(公告)号：CN107039070B
公开(公告)日：2022-06-14
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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