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公开(公告)号：CN101467460A
公开(公告)日：2009-06-24
申请号：CN200780022237.8
申请日：2007-06-18
Applicant: 卡西欧计算机株式会社 , 株式会社瑞萨科技
CPC classification number: H04N7/50 , H04N19/107 , H04N19/132 , H04N19/159 , H04N19/172 , H04N19/176 , H04N19/31 , H04N19/436 , H04N19/44 , H04N19/46 , H04N19/587 , H04N19/61 , H04N19/70
Abstract: 本发明公开一种编解码器(CODEC)5，其对在MPEG格式下以240Q)S的高速帧率捕获的运动图像进行压缩和编码。所述CODEC 5将每帧中的图像划分为I图像、主帧P图像(P4，P8，P12)和其它子帧P图像(pi，p2，p3，…)。在对主帧P图像进行编码时，该CODEC 5使用在时间轴上紧邻的I图像或其它主帧的P图像作为基准图像。使用具有60fps运动图像重放性能的重放设备，为了执行重放时间等于图像捕获时间的实际速度重放，仅对主帧进行重放，在这种情况下，不需要对子帧的P图像进行解码处理。
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公开(公告)号：CN101467460B
公开(公告)日：2016-03-23
申请号：CN200780022237.8
申请日：2007-06-18
Applicant: 卡西欧计算机株式会社 , 瑞萨电子株式会社
IPC: H04N19/00 , H04N19/587
CPC classification number: H04N7/50 , H04N19/107 , H04N19/132 , H04N19/159 , H04N19/172 , H04N19/176 , H04N19/31 , H04N19/436 , H04N19/44 , H04N19/46 , H04N19/587 , H04N19/61 , H04N19/70
Abstract: 本发明公开一种编解码器(CODEC)5，其对在MPEG格式下以240Q)S的高速帧率捕获的运动图像进行压缩和编码。所述CODEC 5将每帧中的图像划分为I图像、主帧P图像(P4，P8，P12)和其它子帧P图像(pi，p2，p3，…)。在对主帧P图像进行编码时，该CODEC 5使用在时间轴上紧邻的I图像或其它主帧的P图像作为基准图像。使用具有60fps运动图像重放性能的重放设备，为了执行重放时间等于图像捕获时间的实际速度重放，仅对主帧进行重放，在这种情况下，不需要对子帧的P图像进行解码处理。
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Patent Agency Ranking
公开(公告)号：CN100562892C
公开(公告)日：2009-11-25
申请号：CN200710091756.1
申请日：2007-04-09
Applicant: 株式会社瑞萨科技
CPC classification number: G06F9/3885 , G06F9/30014 , G06F9/30036 , G06F9/30087
Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。
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公开(公告)号：CN101093577A
公开(公告)日：2007-12-26
申请号：CN200710091756.1
申请日：2007-04-09
Applicant: 株式会社瑞萨科技
CPC classification number: G06F9/3885 , G06F9/30014 , G06F9/30036 , G06F9/30087
Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。
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公开(公告)号：CN101547367A
公开(公告)日：2009-09-30
申请号：CN200910128668.3
申请日：2009-03-20
Applicant: 株式会社瑞萨科技
IPC: H04N7/26
CPC classification number: H04N19/12 , G06F9/50 , H04N19/436
Abstract: 本发明涉及一种数据处理装置、图像编码解码装置及数据处理系统。本发明提供一种在对图像编码解码装置频繁进行大量数据的初始设定时减轻外部CPU处理负担的技术。图像编码解码装置(数据处理装置)具有用于对多个图像处理模块(处理单元)进行初始设定的第一电路(103)和第二电路(102)，不直接从外部CPU接受被多个图像处理模块初始设定的信息，在第一电路设定来自CPU的用于进行初始设定的控制信息，第二电路利用设定于所述第一电路的控制信息从外部读入初始设定信息和该初始设定信息的设定目标信息，根据读入的设定目标信息向图像处理模块传送初始设定信息。CPU无需直接将被初始设定于多个图像处理模块的所有信息设置于图像编码解码装置，而且与利用DMA传送时一样，也无需由CPU设定传送源地址和传送目标地址。
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公开(公告)号：CN101547358A
公开(公告)日：2009-09-30
申请号：CN200910005428.4
申请日：2009-01-20
Applicant: 株式会社瑞萨科技
CPC classification number: H04N19/86 , H04N19/103 , H04N19/124 , H04N19/17 , H04N19/176 , H04N19/436 , H04N19/61
Abstract: 本发明提供了一种图像编码设备，在不形成条带的情况下，其不需要在跨过并行处理区域边界的连续宏块之间的量化参数的引用。图像编码设备从并行处理区域的顶部顺序地通过并行处理对编码目标图像的宏块进行编码，并且该图像编码设备具有用于每个并行处理区域的编码元件。当并行处理区域的顶部宏块的所有量化正交变换系数为零时，编码元件将非零系数添加到部分系数，使得系数为非零。因此，抑制在每个并行处理区域的顶部宏块中生成跳过宏块。由于没有必要形成条带，因此在并行处理区域边界上应用预测，因而编码效率提高。在解码时不会产生错误，并且解码图像质量不会劣化。
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公开(公告)号：CN101339649A
公开(公告)日：2009-01-07
申请号：CN200810128113.4
申请日：2008-07-03
Applicant: 株式会社瑞萨科技
CPC classification number: G06T1/20 , G06T7/223 , G06T2207/10016 , G06T2207/20021
Abstract: 本发明提供一种运算装置和图像滤波装置，本发明的运算装置具有用于进行滤波处理的运算器(201)。对运算器(201)的数据供给在由触发器构成的内部寄存器(100)中进行。从内部寄存器(100)读出的数据向移位寄存器(200)输出，在各周期向运算器(201)供给数据。此外，具有按照移动矢量而变更滤波器的运算方向的机构，用同一指令进行水平滤波或垂直滤波，防止分支指令引起的性能下降。能高速进行滤波处理。
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