公开(公告)号：CN101252117A

公开(公告)日：2008-08-27

申请号：CN200810080531.0

申请日：2008-02-21

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  岛田纯一 ,  尾川广和 ,  藤本和彦 ,  藤井力 ,  安井卓也

IPC: H01L23/522 ,  G06F17/50

CPC classification number: H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种考虑由气隙引起的布线间寄生电容降低带来的效果和弊害、并考虑成品率而生成所需最低限度的气隙用的半导体集成电路装置的布线构造及其设计方法和设计装置。在工序(S7003)中，对布线后的输入布局数据(7001)的布线图案的每条布线的布线宽度进行检测，或检测每个区域的布线密度。然后，在工序(S7004)中，基于所述工序(S7003)的检测结果，利用由工艺确定的布线宽度/布线密度条件(7005)，确定在进行CMP时容易产生阶梯差的宽幅布线或布线密度高的区域。而后，在工序(S7006)中，确定在通过所述工序(S7004)确定的宽幅布线或布线区域的周边区域形成圆锥部高的气隙的布线间隔位置，在工序(S7007)中，基于该检测结果，生成或删除气隙生成区域。

公开(公告)号：CN1638096A

公开(公告)日：2005-07-13

申请号：CN200510003634.3

申请日：2005-01-10

Applicant: 松下电器产业株式会社

Inventor： 黑川圭一 ,  安井卓也

IPC: H01L21/82 ,  G06F17/50

CPC classification number: G06F17/5072

Abstract: 在LSI的布局设计操作中，当关于时序改进和布局设计重试的重复操作被抑制时，设计周期缩短。本发明提供了一种半导体集成电路的自动布局方法，包括：一初始排布步骤，其初始排布构成逻辑电路的逻辑单元；一基于布局的电路优化步骤，其将恒定长度的余量应用到从布局获得的布线长度上以改善时序；一布局改变约束计算步骤，其计算对应于所述恒定长度的所述余量的布局改变约束；以及一增量排布步骤，其中当改进已修正逻辑电路的逻辑单元布局时，进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束。

公开(公告)号：CN1532933A

公开(公告)日：2004-09-29

申请号：CN03160038.7

申请日：2003-09-23

Applicant: 松下电器产业株式会社

Inventor： 安井卓也 ,  松村阳一

IPC: H01L27/00 ,  H01L21/82

CPC classification number: G01R31/318594

Abstract: 本发明涉及一种半导体集成电路，包括：多个双稳态触发器电路，其分别在正常操作期间，通过用于正常操作的时钟信号操作，在扫描测试期间，构成一扫描链，通过用于扫描的时钟信号操作；用于正常操作的时钟电路，用于将用于正常操作的时钟信号输送到所述的双稳态触发器电路；用于扫描的时钟电路，用于将所述的用于扫描的时钟信号输送到所述的双稳态触发器电路；用于扫描的时钟电路具有格状连线部，将从所述的格状连线部提取的用于扫描的时钟信号供给所述的双稳态触发器电路，防止延迟计算误差或在微制造工艺中的制造偏差产生时钟脉冲相位差，防止扫描测试期间出现故障。

公开(公告)号：CN100401305C

公开(公告)日：2008-07-09

申请号：CN200510003634.3

申请日：2005-01-10

Applicant: 松下电器产业株式会社

Inventor： 黑川圭一 ,  安井卓也

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5072

Abstract: 在LSI的布局设计操作中，当关于时序改进和布局设计重试的重复操作被抑制时，设计周期缩短。本发明提供了一种半导体集成电路的自动布局方法，包括：定义步骤，定义恒定长度的余量至布线长度L与布局改变约束的关系；初始排布步骤，初始排布构成逻辑电路的逻辑单元；基于布局的电路优化步骤，将恒定长度的余量应用到从布局获得的布线长度上以改善时序；布局改变约束计算步骤，计算对应于所述恒定长度的所述余量的布局改变约束；以及增量排布步骤，其中当改进已修正逻辑电路的逻辑单元布局时，进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束；以及布局数据输出步骤，输出基于所排布的布局信息的布局数据。

公开(公告)号：CN101064302A

公开(公告)日：2007-10-31

申请号：CN200710102009.3

申请日：2007-04-26

Applicant: 松下电器产业株式会社

Inventor： 嶋田纯一 ,  木村文浩 ,  松村阳一 ,  大桥贵子 ,  岩内宣之 ,  藤野健哉 ,  荒木章之 ,  桥本幸治 ,  安井卓也 ,  田口浩文

IPC: H01L27/00 ,  H01L27/02 ,  H01L23/522 ,  H01L23/528 ,  H01L21/82 ,  H01L21/768 ,  G06F17/50

CPC classification number: H01L27/0203 ,  H01L27/118

Abstract: 本发明公开了一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。构成与栅极(10)连接的配线(11、12、13)的配线层(M1～M3)中，各配线被设置为不覆盖天线保护元件(17)的活性区域上方。另一方面，其上层的配线层(M4)中设置的配线(18)，被设置为至少部分覆盖天线保护元件(17)的活性区域上方。

公开(公告)号：CN1276509C

公开(公告)日：2006-09-20

申请号：CN03160038.7

申请日：2003-09-23

Applicant: 松下电器产业株式会社

Inventor： 安井卓也 ,  松村阳一

IPC: H01L27/00 ,  H01L21/82 ,  G01R31/28

CPC classification number: G01R31/318594

Abstract: 本发明涉及一种半导体集成电路，包括：多个双稳态触发器电路，其分别在正常操作期间，通过用于正常操作的时钟信号操作，在扫描测试期间，构成一扫描链，通过用于扫描的时钟信号操作；用于正常操作的时钟电路，用于将用于正常操作的时钟信号输送到所述的双稳态触发器电路；用于扫描的时钟电路，用于将所述的用于扫描的时钟信号输送到所述的双稳态触发器电路；用于扫描的时钟电路具有格状连线部，将从所述的格状连线部提取的用于扫描的时钟信号供给所述的双稳态触发器电路，防止延迟计算误差或在微制造工艺中的制造偏差产生时钟脉冲相位差，防止扫描测试期间出现故障。