公开(公告)号：CN100474446C

公开(公告)日：2009-04-01

申请号：CN200510002825.8

申请日：2005-01-25

Applicant: 松下电器产业株式会社

Inventor： 西原龙二 ,  县政志 ,  川崎利昭 ,  白滨政则

IPC: G11C11/409 ,  G11C11/419 ,  H01L27/105

CPC classification number: G11C29/50 ,  G11C2029/1204 ,  G11C2029/5004

Abstract: 本发明公开了一种半导体存储器件，使得在具有差动单元的半导体存储器件中能进行各单个位单元的评价。在正常操作时，放大第1位单元(10)和第2位单元(20)的差的差动放大器30的输出作为读出数据被输出。在检查模式中，第1控制信号(SC1)设定为“H”时，差动放大器(30)的输出固定为“H”，第1位单元(10)的输出经栅极(41、43)读出。

公开(公告)号：CN1941579B

公开(公告)日：2012-05-09

申请号：CN200610154013.X

申请日：2006-09-19

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  县泰宏 ,  白滨政则 ,  川崎利昭

IPC: H02M3/07 ,  H01L27/10

CPC classification number: H02M3/07

Abstract: 一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。

公开(公告)号：CN101030448B

公开(公告)日：2011-09-07

申请号：CN200710086119.5

申请日：2007-03-01

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县泰宏 ,  山本安卫 ,  菊川博仁

IPC: G11C11/56 ,  G11C13/00 ,  G11C16/02 ,  G11C16/06 ,  G11C16/26 ,  G11C16/30

CPC classification number: G11C7/12 ,  G11C5/148 ,  G11C7/20 ,  G11C7/22 ,  G11C7/222 ,  G11C11/5685 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/0038 ,  G11C2207/2227 ,  G11C2213/31 ,  G11C2213/79

Abstract: 提供一种半导体存储器件和半导体集成电路系统。在具有电阻变化型存储元件的半导体存储器件中，不需要负电位发生电路，并且缩短数据读出时间。在准备时，电阻变化型存储元件(403)的两端、即位线(BL)和源极线(SL)由位线和源极线的各预充电电路(402)设定为预充电电位Vp。在置位时，位线(BL)由位线写入偏置发生电路(401)设置为比上述预充电电位Vp高的设定电位Vd，源极线(SL)由源极线写入偏置发生电路接地。在复位时，与置位时相反，位线(BL)接地，源极线(SL)被设定为设定电压Vd。在数据读出时，例如将位线(BL)保持为上述预充电电位Vp，由读出偏置电路(405)将源极线(SL)接地。

公开(公告)号：CN102057437A

公开(公告)日：2011-05-11

申请号：CN201080001799.6

申请日：2010-02-10

Applicant: 松下电器产业株式会社

Inventor： 蓝原智之 ,  白滨政则 ,  山上由展 ,  车田希总 ,  铃木利一

IPC: G11C11/417 ,  G11C11/4074 ,  G11C11/41 ,  G11C11/418 ,  H01L21/8244 ,  H01L27/11 ,  H03K19/0185

CPC classification number: G11C7/12 ,  G11C11/413 ,  G11C2207/002 ,  H01L27/0207 ,  H01L27/1104

Abstract: 本发明提供一种半导体存储装置，具备：被配置在字线与位线的交点的存储器单元(100)、与位线连接的预充电电路(101)、由写入控制信号控制的列选择电路(102)、和作为写入电路而设置的箝位电路(103A)。箝位电路(103A)具有：将被选择的位线的电位控制在第一电位(例如0V)的晶体管(QN17)、和将该被选择的位线的电位控制在比第一电位低的第二电位(例如负电位)的可变电容元件(C11)。由于采用了可变电容元件(C11)，所以在电源电压变高的情况下，基于元件电容减少，来抑制从第一电位向第二电位的下降量。

公开(公告)号：CN100570740C

公开(公告)日：2009-12-16

申请号：CN200510123689.8

申请日：2005-11-18

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县政志 ,  川崎利昭 ,  西原龙二

IPC: G11C7/00 ,  G11C11/413 ,  G11C16/06

CPC classification number: G11C17/18 ,  G11C17/16

Abstract: 本发明公开了一种半导体存储装置。从解码电路203输出的选择信号211～214根据单元组指定电路202中的位单元100中熔丝元件的切断状态选择性地成为高电平。于是，任一个传输门221、223成为导通状态，进行数据的写入、读出的数据位单元组201a～201c被选择。因此，通过依次切断单元组指定电路202内的熔丝元件，便能多次改写存储数据。结果是，本发明能够利用具有熔丝元件等仅能写入一次的存储元件进行多次写入，同时还能够减小电路规模。

公开(公告)号：CN101252019A

公开(公告)日：2008-08-27

申请号：CN200810004810.9

申请日：2008-02-02

Applicant: 松下电器产业株式会社

Inventor： 山本安卫 ,  白滨政则 ,  县泰宏 ,  川崎利昭

IPC: G11C16/04 ,  G11C16/06 ,  G11C16/08 ,  H01L27/115 ,  G11C16/26

CPC classification number: G11C16/0441 ,  G11C16/10 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11558

Abstract: 本发明提供一种可按标准CMOS工艺制造的非易失性半导体存储器件，提供一种节省存储单元面积的技术。在通过在浮置栅上蓄积电荷而存储数据的非易失性半导体存储器件中，按阵列状排列包含作为读出器件的第一MOS晶体管(38、39)、由作为电容耦合器件的第一电容器(47、48)和作为擦除器件的第二电容器(49、50)构成的位单元(62、63)、以及具有第二MOS晶体管(28、29)和第三MOS晶体管(34、35)的译码器件(61)的存储单元(60)。能使可进行每个位的选择擦除的非易失性存储器阵列化，从而可以大幅度地缩小磁心面积。

公开(公告)号：CN1218396C

公开(公告)日：2005-09-07

申请号：CN03107392.1

申请日：2003-03-25

Applicant: 松下电器产业株式会社

Inventor： 县政志 ,  高桥和也 ,  白滨政则 ,  黑田直喜 ,  贞方博之 ,  西原竜二

IPC: H01L27/108 ,  G11C11/407

CPC classification number: G11C11/405 ,  H01L27/108

Abstract: 本发明涉及一种半导体存储装置，能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的写入工作和读出工作的速度。DRAM单元(10)是为了由在第1晶体管(11)的沟道中积累电荷，由第2晶体管(12)和第3晶体管(13)传送电荷而构成的，通过交互地使用用与第2晶体管(12)的栅极连接的第1字线(Wla)和与第2晶体管(12)的漏极连接的第1位线(Bla)的路径、和用与第2晶体管(12)的栅极连接的第1字线(Wla)和与第2晶体管(12)的漏极连接的第1位线(Bla)的路径这样2条路径，可以使数据传输速度高速化。

公开(公告)号：CN1595534A

公开(公告)日：2005-03-16

申请号：CN200410074601.3

申请日：2004-09-07

Applicant: 松下电器产业株式会社

Inventor： 县政志 ,  白滨政则 ,  川崎利昭 ,  西原龙二

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C16/0425

Abstract: 一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管的源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四MOS晶体管的漏极的输入信号。

公开(公告)号：CN1523667A

公开(公告)日：2004-08-25

申请号：CN200410003947.4

申请日：2004-02-10

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜 ,  白滨政则

IPC: H01L27/00 ,  H01L21/00

CPC classification number: H03H11/265

Abstract: 本发明公开了一种半导体器件，其课题是：在检查芯片后不改变光罩的情况下，改善由于电路块间的信号布线而引起的工作容限不足及工作不良。半导体芯片10上形成有逻辑电路块11和存储电路块12，给这些电路块间的布线设了调整信号的传播时刻的时刻调整电路块13。时刻调整电路单元30，由延迟元件块31、计数电路块32以及保险电路块33构成。延迟元件块31拥有多个能够将各自不同的延迟量施加给块间信号DA1的延迟元件A、B、C；计数电路块32从时刻调整电路块13接收时刻调整控制信号CNT；保险电路块33，在时刻检查结束后，根据由计数电路块32所保持的保险信息信号FO而熔断，具有实质上和计数电路块32一样的功能。

公开(公告)号：CN102549737B

公开(公告)日：2014-09-24

申请号：CN201080037142.5

申请日：2010-03-30

Applicant: 松下电器产业株式会社

Inventor： 白滨政则 ,  县泰宏 ,  川崎利昭 ,  广藤裕一 ,  山田隆顺

IPC: H01L21/82 ,  H01L21/8234 ,  H01L27/06

CPC classification number: H01L27/0629

Abstract: 半导体装置具备：具有栅极电极(152)的MIS晶体管、电熔丝。栅极电极(152)具有形成在半导体基板(100)上的栅极绝缘膜(101a)、形成在栅极绝缘膜(101a)上或上方的第一多晶硅层(103a)、形成在第一多晶硅层(103a)上的第一硅化物层(104a)，电熔丝具有形成在半导体基板(100)上的绝缘膜(101b)、形成在绝缘膜(101b)上或上方的第二多晶硅层(103b)、形成在第二多晶硅层(103b)上的第二硅化物层(104b)。