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公开(公告)号：CN107210259B
公开(公告)日：2020-10-27
申请号：CN201480083679.3
申请日：2014-12-26
Applicant: 英特尔公司
Inventor： G·杜威 , M·V·梅茨 , J·T·卡瓦列罗斯 , W·拉赫马迪 , T·加尼 , A·S·默西 , C·S·莫哈帕特拉 , S·K·加德纳 , M·拉多萨夫列维奇 , G·A·格拉斯
IPC: H01L21/762 , H01L21/20 , H01L21/336
Abstract: 集成电路管芯包括通过从沟道材料下方去除子鳍状物材料的一部分形成的用于晶体管的具有沟道材料的四栅极器件纳米线(例如，将成为MOS器件的沟道的单个材料或叠置体)，其中，子鳍状物材料生长在纵横比捕获(ART)沟槽中。在一些情形下，在形成这些纳米线时，可以去除沟道下方的有缺陷的鳍状物材料或区域。这种去除隔离了鳍状物沟道、去除了鳍状物缺陷和漏电路径，并形成了具有其上可形成栅极材料的四个暴露表面的沟道材料的纳米线。
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公开(公告)号：CN111052392A
公开(公告)日：2020-04-21
申请号：CN201780094423.6
申请日：2017-09-28
Applicant: 英特尔公司
IPC: H01L29/78 , H01L29/423 , H01L29/66
Abstract: 描述了具有非对称源极结构和漏极结构的III-V族半导体器件及其制作方法。在示例中，一种集成电路结构包括处于衬底上的砷化镓层。沟道结构处于砷化镓层上。该沟道结构包括铟、镓和砷。源极结构处于沟道结构的第一端并且漏极结构处于沟道结构的第二端。漏极结构具有比源极结构宽的带隙。栅极结构处于沟道结构之上。
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公开(公告)号：CN110323268A
公开(公告)日：2019-10-11
申请号：CN201910574857.7
申请日：2013-06-28
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/20 , H01L29/205 , H01L29/78 , H01L21/02 , H01L21/336 , H01L21/335
Abstract: 第一基于III-V族材料的缓冲层被沉积在硅衬底上。第二基于III-V族材料的缓冲层被沉积到第一基于III-V族材料的缓冲层上。基于III-V族材料的器件沟道层被沉积在第二基于III-V族材料的缓冲层上。
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公开(公告)号：CN105308728B
公开(公告)日：2019-01-29
申请号：CN201380076946.X
申请日：2013-06-28
Applicant: 英特尔公司
Inventor： N·戈埃尔 , R·皮尔拉瑞斯帝 , W·瑞驰梅迪 , J·T·卡瓦利罗斯 , G·德威 , B·楚-昆古 , M·拉多萨佛杰维科 , M·V·梅茨 , N·穆克赫吉 , R·S·乔
IPC: H01L21/336 , H01L29/78 , H01L21/20
Abstract: 通过从在第一沟槽底部处的衬底表面外延生长第一类型材料的第一外延区域形成不同的n‑和p‑型器件鳍，第一沟槽形成于浅沟槽隔离(STI)区域之间。STI区域和第一沟槽高度是它们的宽度的至少1.5倍。蚀刻掉STI区域以暴露衬底的顶面，从而在第一外延区域之间形成第二沟槽。在第一外延区域的侧壁上的第二沟槽中形成间隔材料的层。从在第一外延区域之间的第二沟槽的底部处的衬底表面生长第二类型材料的第二外延区域。可从第一和第二外延区域形成n‑和p‑型鳍对。鳍被共同集成并且减少了来自材料界面晶格失配的缺陷。
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公开(公告)号：CN108365002A
公开(公告)日：2018-08-03
申请号：CN201810413954.3
申请日：2013-09-27
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/15 , H01L29/205 , H01L29/423 , H01L29/49 , H01L29/51 , H01L29/775 , H01L29/786 , H01L21/335 , B82Y10/00 , B82Y40/00
CPC classification number: H01L29/775 , B82Y10/00 , B82Y40/00 , H01L29/0673 , H01L29/155 , H01L29/205 , H01L29/42364 , H01L29/42392 , H01L29/4908 , H01L29/517 , H01L29/518 , H01L29/66469 , H01L29/78681 , H01L29/78696
Abstract: 本发明描述了具有Ⅲ-Ⅴ族材料有源区和渐变栅极电介质的半导体器件以及制造这种器件的方法。在示例中，半导体器件包括设置在衬底上方的Ⅲ-Ⅴ族材料沟道区。栅极叠置体设置在所述Ⅲ-Ⅴ族材料沟道区上。所述栅极叠置体包括直接设置在Ⅲ-Ⅴ材料沟道区与栅极电极之间的渐变高k栅极电介质层。所述渐变高k栅极电介质层在邻近所述Ⅲ-Ⅴ材料沟道区处具有较低的介电常数，并且在邻近所述栅极电极处具有较高的介电常数。源极区/漏极区设置在所述栅极叠置体的任一侧上。
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Patent Agency Ranking
公开(公告)号：CN104813443B
公开(公告)日：2017-11-14
申请号：CN201380060586.4
申请日：2013-06-29
Applicant: 英特尔公司
Inventor： B·舒-金 , V·H·勒 , R·S·周 , S·达斯古普塔 , G·杜威 , N·戈埃尔 , J·T·卡瓦列罗斯 , M·V·梅茨 , N·慕克吉 , R·皮拉里塞泰 , W·拉赫马迪 , M·拉多萨夫列维奇 , H·W·田 , N·M·泽利克
IPC: H01L21/20
CPC classification number: H01L29/1033 , H01L21/3086 , H01L29/04 , H01L29/0665 , H01L29/0669 , H01L29/0673 , H01L29/165 , H01L29/267 , H01L29/42392 , H01L29/66545 , H01L29/775 , H01L29/785 , H01L29/78696
Abstract: 本发明的实施例包括外延层，所述外延层以容许所述层弛豫两个自由度或三个自由度的方式直接接触例如纳米线、鳍和柱。所述外延层可以包括在晶体管的沟道区中。可以去除纳米线、鳍或柱，以更易于接近外延层。这样做可以容许“环绕式栅极”结构，其中，栅极围绕外延层的顶部、底部和侧壁。本文还描述了其它实施例。
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公开(公告)号：CN107275331A
公开(公告)日：2017-10-20
申请号：CN201710540962.X
申请日：2013-06-20
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , S·H·宋 , N·戈埃尔 , J·T·卡瓦列罗斯 , S·达斯古普塔 , V·H·勒 , W·拉赫马迪 , M·拉多萨夫列维奇 , G·杜威 , H·W·田 , N·慕克吉 , M·V·梅茨 , R·S·周
IPC: H01L27/092 , H01L29/06 , H01L29/423 , H01L29/66 , H01L29/775 , H01L29/78 , H01L29/786 , B82Y10/00 , B82Y40/00 , H01L21/02 , H01L21/8258
CPC classification number: H01L21/845 , B82Y10/00 , B82Y40/00 , H01L21/02639 , H01L21/823807 , H01L21/8258 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/42392 , H01L29/66439 , H01L29/6653 , H01L29/66795 , H01L29/6681 , H01L29/775 , H01L29/78 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 提供了一种沟槽限定的选择性外延生长工艺，其中，在沟槽的限定内进行半导体器件层的外延生长。在实施例中，制作沟槽，使其包括设置在所述沟槽的底部的原来的平面半导体种子表面。可以使包围种子表面的半导体区域相对于种子表面凹陷，其中，将隔离电介质设置到所述半导体区域上，以包围所述半导体种层并形成沟槽。在形成沟槽的实施例中，可以将牺牲硬掩模鳍状物覆盖到电介质内，之后对所述电介质平面化，以暴露出所述硬掩模鳍状物，之后去除所述硬掩模鳍状物，以暴露出所述种子表面。通过选择性异质外延从所述种子表面形成半导体器件层。在实施例中，通过使隔离电介质的顶表面凹陷来从所述半导体器件层形成非平面器件。在实施例中，可以由所述半导体器件层来制作具有高载流子迁移率的非平面CMOS器件。
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公开(公告)号：CN104115273B
公开(公告)日：2017-10-13
申请号：CN201180076395.8
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0673 , B82Y10/00 , G05F3/02 , H01L21/02603 , H01L21/02636 , H01L21/225 , H01L21/283 , H01L21/30604 , H01L21/31 , H01L21/31116 , H01L21/32133 , H01L21/324 , H01L29/04 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/41725 , H01L29/42356 , H01L29/42392 , H01L29/66439 , H01L29/66462 , H01L29/66469 , H01L29/775 , H01L29/78696
Abstract: 本发明描述了适合于高电压和高频率操作的晶体管。在衬底上垂直地或水平地设置纳米线。所述纳米线的纵向长度被限定到第一半导体材料的沟道区中，源极区与所述沟道区的第一端电耦合，漏极区与所述沟道区的第二端电耦合，并且非本征漏极区设置于所述沟道区与漏极区之间。所述非本征漏极区的带隙比所述第一半导体的带隙宽。包括栅极导体和栅极绝缘体的栅极堆叠体同轴地完全环绕所述沟道区，漏极和源极接触部类似地也同轴地完全环绕所述漏极和源极区。
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公开(公告)号：CN103999226B
公开(公告)日：2017-02-15
申请号：CN201180075625.9
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/845 , B82Y10/00 , H01L21/0228 , H01L21/02532 , H01L21/02546 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/1211 , H01L29/0673 , H01L29/16 , H01L29/20 , H01L29/205 , H01L29/42392 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 公开了用于在同一衬底(例如硅)上的异质材料，例如III-V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III-V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN105874564A
公开(公告)日：2016-08-17
申请号：CN201380078661.X
申请日：2013-09-04
Applicant: 英特尔公司
Inventor： N·慕克吉 , N·戈埃尔 , S·K·加德纳 , P·保蒂 , M·V·梅茨 , S·达斯古普塔 , S·H·宋 , J·M·鲍尔斯 , G·杜威 , B·舒金 , J·T·卡瓦列罗斯 , R·S·周
IPC: H01L21/20
CPC classification number: H01L21/02694 , H01L21/02381 , H01L21/02516 , H01L21/02532 , H01L21/02538 , H01L21/02609 , H01L21/02636 , H01L21/02639 , H01L21/76224 , H01L21/823814 , H01L21/823821 , H01L21/823878 , H01L21/8258 , H01L27/0924 , H01L29/045 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/267 , H01L29/7848
Abstract: 提供了沟槽(和用于形成沟槽的过程)，其减小或防止III?V族或锗(Ge)材料(例如“缓冲”材料)从衬底材料的顶表面的选择性外延生长中的晶体缺陷。缺陷可以由选择性外延侧壁生长与氧化物沟槽侧壁的冲突引起。这种沟槽包括(1)沟槽，具有相对于衬底表面40度到70度(例如55度)之间的倾斜侧壁；和/或(2)组合沟槽，具有上沟槽，上沟槽在下沟槽的开口上并完全包围下沟槽的开口(例如下沟槽可以具有倾斜侧壁、短竖直壁或高竖直壁)。在生长接触或生长紧靠着它在其中生长的沟槽的竖直侧壁的情况下，这些沟槽减小或防止了外延侧壁生长中的缺陷。
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