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公开(公告)号：CN106505993B
公开(公告)日：2021-04-30
申请号：CN201610807155.5
申请日：2016-09-07
Applicant: 三星电子株式会社
IPC: H03K19/0944 , H03K5/153
Abstract: 本发明提供一种包括触发器的半导体电路。一种半导体电路包括第一电路和第二电路。第一电路基于输入数据的逻辑电平、时钟信号的逻辑电平和第一节点的逻辑电平来确定第二节点的逻辑电平和第三节点的逻辑电平。第二电路基于时钟信号的逻辑电平、第二节点的逻辑电平和第三节点的逻辑电平来确定第一节点的逻辑电平。第一电路包括子电路和第一晶体管。第一电路的子电路基于输入数据的逻辑电平和第一节点的逻辑电平来确定第二节点的逻辑电平。第一晶体管由时钟信号的逻辑电平门控，以将第三节点与第二节点连接。
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公开(公告)号：CN112019210A
公开(公告)日：2020-12-01
申请号：CN202010105727.1
申请日：2020-02-20
Applicant: 三星电子株式会社
IPC: H03K23/40
Abstract: 公开了代码产生器，包括：异步计数器，包括第一触发器至第m触发器，所述第一触发器至第m触发器被配置为响应于第一时钟信号而异步输出与代码的第一比特至第m比特(m为2或更大的整数)分别相对应的第一输出信号至第m输出信号；以及同步计数器，包括第(m+1)触发器至第(m+n)触发器，所述第(m+1)触发器至第(m+n)触发器被配置为响应于第一时钟信号而同步输出与所述代码的第(m+1)比特至第(m+n)比特(n为2或更大的整数)相对应的第(m+1)输出信号至第(m+n)输出信号。所述异步计数器还包括：第一延迟电路至第m延迟电路，被配置为分别延迟所述第一输出信号至第m输出信号，使得当输出第(m+1)比特至第(m+n)比特时，同时一起输出所述代码的所述第一比特至第m比特。
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公开(公告)号：CN111276479A
公开(公告)日：2020-06-12
申请号：CN201910992060.9
申请日：2019-10-18
Applicant: 三星电子株式会社
Inventor： 金珉修
IPC: H01L27/06 , H01L27/02 , G06F30/392 , G06F30/394
Abstract: 提供一种集成电路及其制造方法和设计方法。所述集成电路包括半导体基底、多条栅极线和多条金属线。所述多条栅极线形成在半导体基底上方的栅极层中，其中，所述多条栅极线布置在第一方向上并且在垂直于第一方向的第二方向上延伸。所述多条金属线形成在栅极层上方的导电层中，其中，所述多条金属线布置在第一方向上并且在第二方向上延伸。6N条金属线和4N条栅极线形成单元线路结构，其中，N是正整数，并且多个单元线路结构布置在第一方向上。通过单元线路结构增强集成电路的设计效率和性能。
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公开(公告)号：CN111192918A
公开(公告)日：2020-05-22
申请号：CN201910811470.9
申请日：2019-08-29
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L27/088 , H01L21/8234
Abstract: 一种半导体器件，包括衬底、设置在衬底上的绝缘层以及设置在绝缘层上的第一半导体结构和第二半导体结构。第一半导体结构和第二半导体结构中的每一个包括位于绝缘层上的栅电极、被栅电极围绕并且沿垂直于绝缘层的顶表面的方向堆叠的多个沟道层、以及设置在栅电极和沟道层之间的多个介电层。设置在第一半导体结构中的沟道层的量比设置在第二半导体结构中的沟道层的量大。
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Patent Agency Ranking
公开(公告)号：CN106257833B
公开(公告)日：2020-04-07
申请号：CN201610455453.2
申请日：2016-06-22
Applicant: 三星电子株式会社
IPC: H03K5/135
Abstract: 提供一种高速工作的时钟门控电路。提供一种时钟门控电路包括：第一预充电单元，基于时钟信号对第一节点充电；第二预充电单元，基于时钟信号对第二节点充电；第一放电单元，基于时钟信号使第一节点放电；第二放电单元，基于时钟信号使第二节点放电；第一交叉耦合保持单元，根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，根据第一节点的电压电平将第二节点保持在充电状态；控制单元，基于时钟使能信号控制第一放电单元和第二放电单元以使第一节点或第二节点放电。
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公开(公告)号：CN110390122A
公开(公告)日：2019-10-29
申请号：CN201910318808.7
申请日：2019-04-19
Applicant: 三星电子株式会社
IPC: G06F17/50
Abstract: 提供了一种包括标准单元的集成电路、用于设计和制造该集成电路的方法和计算系统。计算机实现方法涉及于基于标准单元库对要制造的集成电路的标准单元进行布局以及对已布局的标准单元进行布线。可以基于用于布线的第二线路的位置调整已布局的标准单元之中的已布局的单元的第一线路的位置。第一线路从至少一个标准单元提供，第一线路与第二线路形成在同一层中并且在第一方向上与第二线路分隔开。产生具有调整的第一线路的位置的集成电路布图。
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公开(公告)号：CN104348449B
公开(公告)日：2019-08-06
申请号：CN201410363202.2
申请日：2014-07-28
Applicant: 三星电子株式会社
IPC: H03K5/135
CPC classification number: H03K5/04 , G11C29/12015
Abstract: 示例性实施例会公开一种插入零延迟的旁路多路复用器的触发器电路，其包括：主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号控制从电路基于旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
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公开(公告)号：CN109462394A
公开(公告)日：2019-03-12
申请号：CN201810814451.7
申请日：2018-07-23
Applicant: 三星电子株式会社
CPC classification number: H03K5/135 , H03K3/012 , H03K3/037 , H03K3/356104 , H03K3/356121 , H03K19/20 , H03K19/21 , H03K2005/00013 , H03K19/01
Abstract: 本发明提供了一种时序电路，所述时序电路包括第一门电路、第二门电路和输出电路。所述第一电路基于输入信号、输入时钟信号和第二信号生成第一信号。所述第二电路通过对所述第一信号和与所述输入时钟信号反相的反相时钟信号执行NOR运算来生成内部时钟信号，并且基于所述内部时钟信号和所述输入信号生成所述第二信号。所述输出电路基于所述第二信号生成输出信号。可以通过经由所述第一电路与所述第二电路之间的相互控制来增加负建立时间，从而提高所述时序电路和包括所述时序电路的集成电路的运行速度，所述负建立时间反映在所述输入时钟信号转变之后的所述输入信号的转变。
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