公开(公告)号：CN103718299A

公开(公告)日：2014-04-09

申请号：CN201280037160.2

申请日：2012-08-14

Applicant: 住友电气工业株式会社

Inventor： 日吉透 ,  增田健良 ,  和田圭司

IPC: H01L29/12 ,  H01L21/205 ,  H01L21/302 ,  H01L21/3065 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/02529 ,  H01L21/0262 ,  H01L21/0475 ,  H01L21/3065 ,  H01L21/3081 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66068 ,  H01L29/7397

Abstract: 通过沉积法在碳化硅层上形成掩膜层（17）。图案化掩膜层（17）。使用图案化的掩膜层（17）作为掩膜，通过蚀刻移除碳化硅层的一部分，形成具有侧壁（20）的栅沟槽（6）。在栅沟槽（6）的侧壁（20）上形成栅绝缘膜（8）。在该栅绝缘膜上形成栅电极。碳化硅层具有六方和立方晶体类型中的一种，并且在碳化硅层为六方晶型的情况下栅沟槽的侧壁基本包括{0-33-8}面和{01-1-4}面中的一个，并且在碳化硅层为立方晶型的情况下栅沟槽的侧壁基本包括{100}面。

公开(公告)号：CN103503146A

公开(公告)日：2014-01-08

申请号：CN201280021088.4

申请日：2012-02-07

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  增田健良 ,  穗永美纱子 ,  日吉透

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7813

Abstract: 一种MOSFET设置有：碳化硅衬底（11）；漂移层（12），其具有相对于{0001}面具有50°或更大且65°或更小的偏离角的主面（12A），并且该漂移层（12）由碳化硅制成；以及栅极氧化物膜（21），其形成在漂移层（12）的主面（12A）上并与该主面接触。漂移层（12）包括形成为包括接触栅极氧化物膜（21）的区域（14A）的p型体区（14）。p型体区（14）的杂质密度为5×1016cm-3或更大。在位于p型体区（14）和碳化硅衬底（11）之间的漂移层（12）中的区域中，通过彼此对准来形成具有p导电类型的多个p型区（13），所述p型区在垂直于漂移层（12）的厚度方向的方向上彼此隔开。

公开(公告)号：CN102934210A

公开(公告)日：2013-02-13

申请号：CN201180004586.3

申请日：2011-02-25

Applicant: 住友电气工业株式会社

Inventor： 伊藤里美 ,  盐见弘 ,  并川靖生 ,  和田圭司 ,  岛津充 ,  日吉透

IPC: H01L21/336 ,  H01L21/316 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L21/02057 ,  H01L21/02236 ,  H01L21/049 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7802

Abstract: 公开了一种制造具有提高的性能的SiC半导体器件的方法。公开的制造SiC半导体器件的方法涉及下述步骤。制备SiC半导体，其具有第一表面，该第一表面的至少一部分被注入有杂质（S1-S3）。通过清洗SiC半导体的第一表面，形成第二表面（S4）。在第二表面上，形成含Si膜（S5）。通过氧化含Si膜，形成构成SiC半导体器件的氧化物膜（S6）。

公开(公告)号：CN102859698A

公开(公告)日：2013-01-02

申请号：CN201280001188.0

申请日：2012-01-23

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  增田健良 ,  穗永美纱子 ,  日吉透

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L21/0475 ,  H01L21/049 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/66068

Abstract: 一种IGBT，包括：设置在碳化硅半导体层（3）中的沟槽（16），设置在碳化硅半导体层（3）中的第一导电类型的体区（4）；和至少覆盖沟槽（16）的侧壁表面（16a）的绝缘膜（91），沟槽（16）的侧壁表面（16a）是相对于{0001}面具有50°或更大65°或更小的偏离角的表面，沟槽（16）的侧壁表面（16a）包括体区（4）的表面，绝缘膜（91）与至少沟槽（16）的侧壁表面（16a）上的体区（4）的表面接触，并且体区（4）中的第一导电类型杂质浓度为5×1016cm-3或更大。

公开(公告)号：CN102549728A

公开(公告)日：2012-07-04

申请号：CN201080040219.4

申请日：2010-07-30

Applicant: 住友电气工业株式会社

Inventor： 玉祖秀人 ,  和田圭司

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/12 ,  H01L29/417 ,  H01L29/78

CPC classification number: H01L21/0485 ,  H01L29/1608 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7802

Abstract: 提供一种制造半导体器件的方法，所述半导体器件能够与n型SiC区和p型SiC区这两者均形成接触并且可以抑制由于氧化导致的接触电阻增加，根据本发明的制造半导体器件的方法是包括如下步骤的制造半导体器件(1)的方法：准备由碳化硅构成的SiC层(12)；以及在SiC层(12)的主表面上形成欧姆电极(16)。形成欧姆电极(16)的步骤包括在SiC层(12)的主表面上形成将变成欧姆电极(16)的导体层(51，52，53)的步骤；以及执行热处理使得导体层(51，52，53)变成欧姆电极(16)的步骤。在执行热处理的步骤之后，将当欧姆电极(16)的表面暴露于含有氧的气氛中时欧姆电极(16)的温度设定为100℃或更低。

公开(公告)号：CN102422425A

公开(公告)日：2012-04-18

申请号：CN201080020696.4

申请日：2010-04-27

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  原田真 ,  增田健良 ,  穗永美纱子 ,  西口太郎 ,  佐佐木信 ,  藤原伸介 ,  并川靖生

IPC: H01L29/739 ,  H01L21/02 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  C30B23/00 ,  C30B29/36 ,  C30B33/06 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/2007 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明公开了一种IGBT(100)，其为能降低导通电阻并同时抑制缺陷产生的垂直型IGBT，且包含：碳化硅衬底(1)、漂移层(3)、阱区(4)、n+区(5)、发射极接触电极(92)、栅氧化物膜(91)、栅极(93)以及集电极(96)。所述碳化硅衬底(1)包含：由碳化硅制成并具有p型导电性的基础层(10)；和由单晶碳化硅制成并布置在所述基础层(10)上的SiC层(20)。所述基础层(10)具有超过1×1018cm-3的p型杂质浓度。

公开(公告)号：CN110214362B

公开(公告)日：2023-07-28

申请号：CN201780084634.1

申请日：2017-10-03

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  堀勉 ,  伊东洋典

IPC: H01L21/205 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 假设满足式1和式2的关系的一个或多个缺陷是第一缺陷，并且满足式3和式2的关系的一个或多个缺陷是第二缺陷，其中偏离角为θ°，在垂直于第二主面的方向上碳化硅层的厚度为Wμm，通过将平行于偏离方向的方向投影到所述第二主面上而获得的方向上的一个或多个缺陷各自的宽度为Lμm，并且在垂直于所述偏离方向并且平行于所述第二主面的方向上的一个或多个缺陷各自的宽度为Yμm。通过将所述第二缺陷的数量除以所述第一缺陷的数量和所述第二缺陷的数量之和而得到的值大于0.5。

公开(公告)号：CN110214362A

公开(公告)日：2019-09-06

申请号：CN201780084634.1

申请日：2017-10-03

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  堀勉 ,  伊东洋典

IPC: H01L21/205 ,  H01L21/20 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 假设满足式1和式2的关系的一个或多个缺陷是第一缺陷，并且满足式3和式2的关系的一个或多个缺陷是第二缺陷，其中偏离角为θ°，在垂直于第二主面的方向上碳化硅层的厚度为Wμm，通过将平行于偏离方向的方向投影到所述第二主面上而获得的方向上的一个或多个缺陷各自的宽度为Lμm，并且在垂直于所述偏离方向并且平行于所述第二主面的方向上的一个或多个缺陷各自的宽度为Yμm。通过将所述第二缺陷的数量除以所述第一缺陷的数量和所述第二缺陷的数量之和而得到的值大于0.5。

公开(公告)号：CN105074930B

公开(公告)日：2017-10-24

申请号：CN201480009968.9

申请日：2014-02-04

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  斋藤雄 ,  增田健良

IPC: H01L29/12 ,  H01L29/78

CPC classification number: H01L29/0661 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7813

Abstract: 碳化硅半导体器件(1)具有碳化硅层(101)。碳化硅层(101)被提供有沟槽(TR)。在横截面图中，该沟槽(TR)具有作为第一侧壁表面(SW1)和底部(BT)之间的交点的第一角部(C1)，和作为第二侧壁表面(SW2)和底部(BT)之间的交点的第二角部(C2)。第一层(81)具有第二导电类型区(A)。在横截面图中，第二导电类型区(A)被布置成，与经过第一角部(C1)和第二角部(C2)中的任意角部的，并与形成碳化硅层(101)的碳化硅晶体的 方向平行的线(11)相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层(81)和第二层(82)之间的交界面(B)中的沟槽的总面积，SP表示第二导电类型区的总面积。因此，能够提供能实现抑制击穿电压降低的碳化硅半导体器件(1)。

公开(公告)号：CN104205339B

公开(公告)日：2017-02-22

申请号：CN201380017424.2

申请日：2013-04-08

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  日吉透 ,  增田健良

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/0661 ,  H01L21/3065 ,  H01L29/045 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/7813

Abstract: 在本发明中，碳化硅衬底(100)具有：具有第一导电类型的第一层(121)、设置在第一层(121)上并且具有第二导电类型的第二层(122)、和设置在第二层(122)上并且掺杂有提供第一导电类型的杂质的第三层(123)。碳化硅衬底(100)具有形成为穿过第三层(123)和第二层(122)并延伸到第一层(121)的沟槽(TR)。第一层(121)在离开第一层(121)中沟槽(TR)的位置上具有杂质的浓度峰值。结果，提供了具有很容易形成的电场缓和结构的碳化硅半导体器件。