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公开(公告)号：CN113838860A
公开(公告)日：2021-12-24
申请号：CN202110630607.8
申请日：2021-06-07
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11524 , H01L27/11529 , H01L27/11582 , H01L27/1157 , H01L27/11573
Abstract: 半导体器件包括：衬底，包括第一板部分和第二板部分；堆叠结构，包括交替地堆叠在衬底上的层间绝缘层和栅电极；在第一板部分上的第一块分隔结构和在第二板部分上的第二块分隔结构，第一块分隔结构和第二块分隔结构中的每个包括第一分隔区域；单元阵列分隔结构，包括连接到第一分隔区域的第二分隔区域；以及穿透堆叠结构的沟道结构，其中，堆叠结构包括：第一堆叠结构，通过第一块分隔结构的第一分隔区域分开并在第一方向上延伸；第二堆叠结构，通过第二块分隔结构的第一分隔区域分开；以及至少一个第三堆叠结构，通过单元阵列分隔结构与第一堆叠结构和第二堆叠结构分开。
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公开(公告)号：CN113690242A
公开(公告)日：2021-11-23
申请号：CN202110312659.0
申请日：2021-03-24
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556
Abstract: 一种3D半导体存储器件包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，在第一方向上间隔开，并且每个包括堆叠的电极；模制结构，在外围电路结构上在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。
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公开(公告)号：CN110970443B
公开(公告)日：2024-02-23
申请号：CN201910916046.0
申请日：2019-09-26
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，栅电极堆叠在第一衬底上，并且延伸不同的长度以提供接触区域，单元接触插塞在接触区域中连接到栅电极，第一接合垫分别设置在单元接触插塞上以电连接到单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、设置在第二衬底上的电路元件和接合到第一接合垫的第二接合垫，其中，接触区域包括第一区域和第二区域，第一区域具有第一宽度，第二区域的至少一部分重叠第一接合垫，并且具有大于第一宽度的第二宽度，第二宽度大于第一接合垫的宽度。
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公开(公告)号：CN113497057A
公开(公告)日：2021-10-12
申请号：CN202110281374.5
申请日：2021-03-16
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 提供一种非易失性存储装置。所述非易失性存储装置包括：导电板；阻挡导电膜，所述阻挡导电膜沿着所述导电板的表面延伸；模制结构，所述模制结构包括顺序地堆叠在所述阻挡导电膜上的多个栅电极；沟道孔，所述沟道孔穿透所述模制结构以暴露所述阻挡导电膜；杂质图案，所述杂质图案与所述阻挡导电膜接触，并且形成在所述沟道孔中；和半导体图案，所述半导体图案形成在所述沟道孔中，自所述杂质图案起沿着所述沟道孔的侧表面延伸，并且与所述多个栅电极相交。
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公开(公告)号：CN106981494A
公开(公告)日：2017-07-25
申请号：CN201710027993.5
申请日：2017-01-16
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/1157
CPC classification number: H01L27/1052 , G11C16/0483 , H01L23/5283 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/115
Abstract: 提供了三维(3D)半导体存储装置。三维(3D)半导体存储装置可以包括：基底，包括单元阵列区和连接区；电极结构，包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极，沿与基底的表面平行的第一方向延伸并且可以包括在连接区上的阶梯结构；第一串选择电极和第二串选择电极，在电极结构上沿第一方向延伸并且沿与基底的表面平行且与第一方向垂直的第二方向彼此分隔开。第一串选择电极和第二串选择电极可以均包括在单元阵列区上的电极部分和在连接区上从电极部分沿第一方向延伸的焊盘部分。焊盘部分在第二方向上的宽度可以与对应的电极部分在第二方向上的宽度不同。
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Patent Agency Ranking
公开(公告)号：CN100438039C
公开(公告)日：2008-11-26
申请号：CN200610009420.1
申请日：2006-02-22
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/52 , H01L21/8239 , H01L21/768
CPC classification number: H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529
Abstract: 在实施例中，存储器件包括具有单元阵列区和外围电路区的半导体衬底。包括位线接触插塞、公共源线、外围栅互连接触插塞、以及外围金属互连接触插塞的插塞由通过相同工艺的导电层构成。同样，包括直接连接到插塞的位线、单元金属互连、外围栅互连和外围金属互连的金属互连通过相同工艺的金属层构成。因此，简化了包括插塞和金属互连的互连结构，并因此简化了它们的形成过程。
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公开(公告)号：CN114334996A
公开(公告)日：2022-04-12
申请号：CN202111029282.4
申请日：2021-09-02
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种非易失性存储器件，包括：沿第一方向依次堆叠的第一下层间绝缘层和第二下层间绝缘层；下金属层，设置在所述第一下层间绝缘层中；以及多个下结合金属，设置在所述第一下层间绝缘层和所述第二下层间绝缘层中并且沿与所述第一方向相交的第二方向彼此间隔开。所述下金属层的在所述第一方向上的最上方表面低于所述多个下结合金属的在所述第一方向上的最上方表面，并且所述下金属层置于所述多个下结合金属之间。
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公开(公告)号：CN106981494B
公开(公告)日：2022-01-11
申请号：CN201710027993.5
申请日：2017-01-16
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
Abstract: 提供了三维(3D)半导体存储装置。三维(3D)半导体存储装置可以包括：基底，包括单元阵列区和连接区；电极结构，包括在基底的表面上竖直地且交替地堆叠的多个第一电极和多个第二电极，沿与基底的表面平行的第一方向延伸并且可以包括在连接区上的阶梯结构；第一串选择电极和第二串选择电极，在电极结构上沿第一方向延伸并且沿与基底的表面平行且与第一方向垂直的第二方向彼此分隔开。第一串选择电极和第二串选择电极可以均包括在单元阵列区上的电极部分和在连接区上从电极部分沿第一方向延伸的焊盘部分。焊盘部分在第二方向上的宽度可以与对应的电极部分在第二方向上的宽度不同。
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公开(公告)号：CN110970443A
公开(公告)日：2020-04-07
申请号：CN201910916046.0
申请日：2019-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11548 , H01L27/11524 , H01L27/11556 , H01L27/11575 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，栅电极堆叠在第一衬底上，并且延伸不同的长度以提供接触区域，单元接触插塞在接触区域中连接到栅电极，第一接合垫分别设置在单元接触插塞上以电连接到单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、设置在第二衬底上的电路元件和接合到第一接合垫的第二接合垫，其中，接触区域包括第一区域和第二区域，第一区域具有第一宽度，第二区域的至少一部分重叠第一接合垫，并且具有大于第一宽度的第二宽度，第二宽度大于第一接合垫的宽度。
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公开(公告)号：CN1825592A
公开(公告)日：2006-08-30
申请号：CN200610009420.1
申请日：2006-02-22
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/52 , H01L21/8239 , H01L21/768
CPC classification number: H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529
Abstract: 在实施例中，存储器件包括具有单元阵列区和外围电路区的半导体衬底。包括位线接触插塞、公共源线、外围栅互连接触插塞、以及外围金属互连接触插塞的插塞由通过相同工艺的导电层构成。同样，包括直接连接到插塞的位线、单元金属互连、外围栅互连和外围金属互连的金属互连通过相同工艺的金属层构成。因此，简化了包括插塞和金属互连的互连结构，并因此简化了它们的形成过程。
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