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公开(公告)号：CN104636315B
公开(公告)日：2017-12-22
申请号：CN201510063817.8
申请日：2015-02-06
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种面向GPDSP的矩阵LU分解向量化计算的方法，其步骤为：S1：根据GPDSP的体系结构特征确定最佳的LU分解的矩阵规模N值；S2：DSP核通过DMA从片外DDR存储器将要处理的矩阵数据传输到片内共享存储阵列中；S3：DSP核按照列选主元方法，计算第i列的主元值以及对应的列元素序号值；S4：根据列li的列主元Pi以及对应的列元素序号值Vi对矩阵A内列主元Pi所在的行与列首元l[i]所在的行进行交换；S5：DSP核对列li按照公式li＝li/l[i]进行列消元计算，更新列li；S6：DSP核进行更新矩阵panel的计算；S7：判断i是否等于N‑1，若不是，令i＝i+1，转步骤S3，若是转步骤S8；S8：计算完毕。本发明能充分利用DSP核向量处理阵列的强大并行计算、高带宽向量数据加载能力，显著提高DSP核计算访存比。
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公开(公告)号：CN104749515A
公开(公告)日：2015-07-01
申请号：CN201510147599.6
申请日：2015-03-31
Applicant: 中国人民解放军国防科学技术大学
IPC: G01R31/303
Abstract: 本发明公开一种基于顺序等分分段式的低功耗扫描测试方法和装置，该方法步骤包括：1)通过平衡扫描链的长度使并行执行的各扫描链长度相等；向各扫描链共同施加一个分段使能信号，各扫描链分别顺序等分分段为短扫描链；2)各扫描链并行执行扫描测试时，在扫描移位模式下，通过分段使能信号控制进行分段模式扫描，使各短扫描链进行分段移位，其中当执行到不能复用测试激励的时钟周期时，则通过分段使能信号控制各短扫描链恢复为分段前的原扫描链进行长链模式扫描。该装置包括平衡与分段模块以及测试控制模块。本发明具有实现方法简单、功耗低、能够适用于多条并行扫描链的扫描测试且测试移位准确的优点。
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公开(公告)号：CN102004672B
公开(公告)日：2012-12-05
申请号：CN201010559448.9
申请日：2010-11-25
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种可配置归约目标自增间隔的归约装置，包括：归约网络单元，包括与处理器中向量运算单元一一对应的输入单元，归约网络单元将归约运算部件的归约结果送到各自分组的所有向量运算单元的写端口上；归约运算部件，包括一种以上的运算部件，执行时对多种运算的结果做出选择，输出所需要的归约运算的结果；归约目的选择器，对每一个向量运算单元产生各自的写使能信号，确定归约目标。本发明具有结构简单紧凑、原理简单、工作可靠、适用范围广等优点。
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公开(公告)号：CN101702118B
公开(公告)日：2012-08-29
申请号：CN200910044747.6
申请日：2009-11-12
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F9/38
Abstract: 本发明公开了一种非完全锁步的VLIW处理器流水线控制方法，目的是减少流水线暂停次数，提高处理器执行效率，同时在流水线控制中保持VLIW指令同步语义。技术方案是先在传统的VLIW处理器基础上增加一个指令缓冲器，并将流水线控制器改为由常规控制器和分支控制器组成的非锁步流水线控制器；程序顺序执行时，由常规控制器实现对流水线的非锁步方式的控制，程序执行遇到分支转移情况时，非锁步流水线控制器从指令译码器接收分支转移信号，由分支控制器控制流水线运行并维持分支条件下VLIW的同步语义。本发明采用非锁步的方式来控制处理器流水线，使处理器的取指和执行分离，从而减少Cache阻塞对流水线性能的影响，提高了处理器执行效率。
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公开(公告)号：CN102571075A
公开(公告)日：2012-07-11
申请号：CN201210012477.2
申请日：2012-01-16
Applicant: 中国人民解放军国防科学技术大学
IPC: H03K19/20
Abstract: 本发明公开了一种具有扫描功能的有限翻转动态逻辑电路，它包括外围模块和至少一个LSDL核心单元，LSDL核心单元包括动态门电路、N-C2MOS锁存器、扫描使能输入端口、扫描输入端口、扫描输出端口、扫描输入逻辑，外围模块包括使能控制模块，扫描输入逻辑的输入端分别与扫描使能输入端、扫描输入端口以及时钟信号相连，扫描输入逻辑的输出端与N-C2MOS锁存器的输入端相连，扫描输出端口与N-C2MOS锁存器的输出端相连；使能控制模块的输入端与扫描使能输入端相连，使能控制模块的输出端与下拉逻辑网络的控制端相连。本发明具有逻辑可测性好、延时影响小、总体面积开销小、功耗低的优点。
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Patent Agency Ranking
公开(公告)号：CN101702118A
公开(公告)日：2010-05-05
申请号：CN200910044747.6
申请日：2009-11-12
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F9/38
Abstract: 本发明公开了一种非完全锁步的VLIW处理器流水线控制方法，目的是减少流水线暂停次数，提高处理器执行效率，同时在流水线控制中保持VLIW指令同步语义。技术方案是先在传统的VLIW处理器基础上增加一个指令缓冲器，并将流水线控制器改为由常规控制器和分支控制器组成的非锁步流水线控制器；程序顺序执行时，由常规控制器实现对流水线的非锁步方式的控制，程序执行遇到分支转移情况时，非锁步流水线控制器从指令译码器接收分支转移信号，由分支控制器控制流水线运行并维持分支条件下VLIW的同步语义。本发明采用非锁步的方式来控制处理器流水线，使处理器的取指和执行分离，从而减少Cache阻塞对流水线性能的影响，提高了处理器执行效率。
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公开(公告)号：CN104698367B
公开(公告)日：2018-05-25
申请号：CN201510148172.8
申请日：2015-03-31
Applicant: 中国人民解放军国防科学技术大学
IPC: G01R31/28
Abstract: 本发明公开一种降低扫描测试中被测组合电路功耗的方法，步骤包括：1）在扫描链中指定扫描单元的输出端、与指定扫描单元对应驱动的组合电路的输入端之间，设置用于阻止扫描单元输出值的变化传播至组合电路的阻隔逻辑NIC，并向阻隔逻辑NIC施加捕获使能信号CE；2）当扫描测试处于捕获模式时，若同时处于输入捕获半周期，通过捕获使能信号CE控制关断阻隔逻辑NIC以使阻隔逻辑NIC处于非阻隔模式；若同时处于输出隔离半周期，通过捕获使能信号控制启动阻隔逻辑NIC以使阻隔逻辑NIC处于阻隔模式。本发明通过阻隔捕获模式下扫描单元输出值的变化传播至被测组合电路，能够有效降低扫描测试的功耗且不影响捕获响应过程。
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公开(公告)号：CN106680699A
公开(公告)日：2017-05-17
申请号：CN201710090078.0
申请日：2017-02-20
Applicant: 中国人民解放军国防科学技术大学
IPC: G01R31/3185
CPC classification number: G01R31/318536
Abstract: 本发明实施例公开了一种扫描链重定序方法，应用于集成电路扫描测试技术领域。减小芯片面积、降低扫描链插入缓冲器带来的额外开销，以及降低布线拥塞的程度。本发明实施例中，将未进行重定序的扫描链中的所有寄存器组成集合G；随机从集合G中选择一个寄存器作为当前寄存器；在集合G中的剩余寄存器中选择与当前寄存器之间消费值最小的寄存器作为待定序寄存器；若待定序寄存器与当前寄存器之间的曼哈顿距离不大于lmax，将当前寄存器添加到新的寄存器序列，将待定序寄存器作为当前寄存器返回执行上述步骤，直至集合G中没有寄存器元素。
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公开(公告)号：CN104639116B
公开(公告)日：2016-03-30
申请号：CN201510061549.6
申请日：2015-02-06
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种高速低功耗多阈值同步置位复位D型触发器，包括：低功耗控制电路，接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号；置位控制电路，接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns；主锁存器，接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；主锁存器对数据信号d进行锁存处理后输出信号qt；从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk；从锁存器对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
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公开(公告)号：CN102662637A
公开(公告)日：2012-09-12
申请号：CN201210089913.6
申请日：2012-03-30
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F9/38
Abstract: 本发明公开了一种超长指令字处理器指令发射方法，目的是减小待发射指令选择逻辑的逻辑级数，减少指令发射的延时。技术方案是先改进指令发射部件，即增加一个指令ID扩展逻辑，对指令缓冲区的位宽进行扩充，修改待发射指令选择逻辑，使得指令发射部件具有指令ID扩展和ID匹配功能；然后采用改进后的指令发射部件进行指令发射，即为取指包中的每条指令扩展一个ID，指令缓冲区存储ID扩展之后的取指包，待发射指令选择逻辑从指令缓冲区中选择可供发射的指令，并将其送至指令发射交叉开关，指令发射交叉开关将有效的待发射指令传送至相应的功能部件。采用本发明可消除串行相关性，简少待发射指令选择逻辑的逻辑级数，减少指令发射的延时。
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