公开(公告)号：CN115605636A

公开(公告)日：2023-01-13

申请号：CN202080100891.1

申请日：2020-05-20

Applicant: 住友电气工业株式会社(JP) ,  住友电工印刷电路株式会社(JP)

Inventor： 酒井将一郎 ,  本村隼一 ,  新田耕司 ,  岩本昌 ,  坪仓光隆 ,  曾我部万里 ,  土子哲

IPC: C25D5/56 ,  C23C18/30 ,  H05K3/42

Abstract: 本公开的印刷布线板具备：具有绝缘性的基材层；第一导电层，直接地或间接地层叠于上述基材层的表面，并包括铜箔；第二导电层，直接地或间接地层叠于上述基材层的背面，并包括铜箔；以及通孔用层叠体，层叠于在厚度方向上贯通上述第一导电层和上述基材层的连接孔的内周及底，并将上述第一导电层和上述第二导电层之间电连接，上述通孔用层叠体具有层叠在上述连接孔的内周及底上的非电解镀铜层和层叠在上述非电解镀铜层表面上的电解镀铜层，上述铜箔含有沿(100)面方向进行取向的铜晶粒，上述铜箔中铜的平均晶粒直径为10μm以上，上述非电解镀铜层包含钯，上述铜箔表面的每单位面积的上述钯的层叠量为0.03μg/cm2以上且0.15μg/cm2以下。

公开(公告)号：CN113811641A

公开(公告)日：2021-12-17

申请号：CN202080034794.7

申请日：2020-05-15

Applicant: 住友电气工业株式会社 ,  住友电工印刷电路株式会社

Inventor： 木村隼一 ,  新田耕司 ,  酒井将一郎 ,  曾我部万里 ,  坪仓光隆 ,  土子哲 ,  岩本昌

IPC: C25D5/56 ,  C23C18/30 ,  H05K3/42

Abstract: 本公开的印刷布线板具备：具有绝缘性的基材层；第一导电层，直接地或间接地层叠于上述基材层的表面，并包括铜箔；第二导电层，直接地或间接地层叠于上述基材层的背面，并包括铜箔；以及通孔用层叠体，层叠于在厚度方向上贯通上述第一导电层和上述基材层的连接孔的内周及底，并将上述第一导电层和上述第二导电层之间电连接，上述通孔用层叠体具有层叠在上述连接孔的内周及底上的非电解镀铜层和层叠在上述非电解镀铜层表面上的电解镀铜层，上述铜箔含有沿(100)面方向进行取向的铜晶粒，上述铜箔中铜的平均晶粒直径为10μm以上，上述非电解镀铜层包含钯和锡，上述铜箔表面的每单位面积的上述钯的层叠量为0.18μg/cm2以上且0.40μg/cm2以下。

公开(公告)号：CN1332432C

公开(公告)日：2007-08-15

申请号：CN03110439.8

申请日：2003-04-15

Applicant: 住友电气工业株式会社

Inventor： 山下正史 ,  坪仓光隆 ,  木山诚

IPC: H01L21/66 ,  H01L21/28

CPC classification number: H01L22/14

Abstract: 确定背栅特性的方法和装置用以减少制作背栅特性有缺陷的半导体电路元件。最初，得出第一C-V曲线(30)表示加于晶片(20)正面的电压与电容值之间的关系，其中所述晶片(20)用作半导体电路元件的衬底。继而，通过将电压加于晶片(20)背面得出第二C-V曲线(32)。根据从所述第一C-V曲线(30)和第二C-V曲线(32)得出的电压漂移量(34)，对晶片(20)确定半导体电路元件的背栅特性。

公开(公告)号：CN1877854A

公开(公告)日：2006-12-13

申请号：CN200610091740.6

申请日：2006-06-12

Applicant: 住友电气工业株式会社

Inventor： 西浦隆幸 ,  堀江裕介 ,  坪仓光隆 ,  大滨理

IPC: H01L29/12 ,  H01L31/0256 ,  H01L33/00 ,  H01L21/00 ,  H01L21/302 ,  H01L21/306

CPC classification number: H01L29/207 ,  H01L21/02455 ,  H01L21/02458 ,  H01L21/02461 ,  H01L21/02463 ,  H01L21/02538 ,  H01L21/0254 ,  H01L21/02546 ,  H01L21/02658

Abstract: 本发明涉及化合物半导体衬底，其包括由p型化合物半导体构成的衬底；和包含p型杂质原子的物质，该物质结合在所述衬底的表面上。

公开(公告)号：CN107039516B

公开(公告)日：2020-07-10

申请号：CN201611005643.0

申请日：2012-05-09

Applicant: 住友电气工业株式会社

Inventor： 宫原贤一 ,  西浦隆幸 ,  坪仓光隆 ,  藤原新也

IPC: H01L29/778 ,  H01L21/02 ,  H01L21/335 ,  H01L29/20

Abstract: 本发明涉及化合物半导体衬底。本发明的目的在于提供化合物半导体衬底及其表面处理方法，其中，即使在将处理过的衬底长时间储存之后，也不会出现电阻值异常。即使将所述化合物半导体衬底长时间储存且然后在其上形成外延膜，也不会出现电特性异常。根据本发明的半导体衬底为如下化合物半导体衬底，其至少一个主表面被镜面抛光，所述镜面抛光的表面被含有氢(H)、碳(C)和氧(O)的有机物质覆盖；或者如下化合物半导体衬底，其至少一个主表面被镜面抛光，其中，在550℃的生长温度下生长的外延膜与所述化合物半导体衬底之间的界面处的硅(Si)峰值浓度为2×1017cm‑3以下。

公开(公告)号：CN103460349A

公开(公告)日：2013-12-18

申请号：CN201280014248.2

申请日：2012-05-09

Applicant: 住友电气工业株式会社

Inventor： 宫原贤一 ,  西浦隆幸 ,  坪仓光隆 ,  藤原新也

IPC: H01L21/304

CPC classification number: H01L21/02052 ,  H01L29/20 ,  H01L29/66462 ,  H01L29/7787

Abstract: 本发明的目的在于提供化合物半导体衬底及其表面处理方法，其中，即使在将处理过的衬底长时间储存之后，也不会出现电阻值异常。即使将所述化合物半导体衬底长时间储存且然后在其上形成外延膜，也不会出现电特性异常。根据本发明的半导体衬底为如下化合物半导体衬底，其至少一个主表面被镜面抛光，所述镜面抛光的表面被含有氢(H)、碳(C)和氧(O)的有机物质覆盖；或者如下化合物半导体衬底，其至少一个主表面被镜面抛光，其中，在550℃的生长温度下生长的外延膜与所述化合物半导体衬底之间的界面处的硅(Si)峰值浓度为2×1017cm-3以下。

公开(公告)号：CN102753716A

公开(公告)日：2012-10-24

申请号：CN201180008745.7

申请日：2011-01-25

Applicant: 住友电气工业株式会社

Inventor： 山川真弘 ,  杉原崇康 ,  水野修 ,  井口光治 ,  坪仓光隆

IPC: C22C23/02 ,  B21B3/00 ,  C22F1/06 ,  C22C23/00 ,  C22C23/04 ,  C22C23/06 ,  C22F1/00

CPC classification number: C22C23/02 ,  C22F1/06 ,  Y10T428/258

Abstract: 本发明公开了一种由含Al的镁合金制成的镁合金板。含有Al和Mg中的至少一种金属的金属间化合物的粒子以分散状态存在于所述板中。所述板包含实质上在所述板的整个表面上延伸并具有均匀厚度的氧化膜。所述金属间化合物的粒子的平均尺寸为0.5μm以下。所述粒子的总面积所占的百分比为11%以下。因此，所述镁合金板具有优异的耐腐蚀性。本发明还提供一种镁合金构件。

公开(公告)号：CN113811641B

公开(公告)日：2023-12-05

申请号：CN202080034794.7

申请日：2020-05-15

Applicant: 住友电气工业株式会社 ,  住友电工印刷电路株式会社

Inventor： 本村隼一 ,  新田耕司 ,  酒井将一郎 ,  曾我部万里 ,  坪仓光隆 ,  土子哲 ,  岩本昌

IPC: C25D5/56 ,  C23C18/30 ,  H05K3/42

Abstract: 本公开的印刷布线板具备：具有绝缘性的基材层；第一导电层，直接地或间接地层叠于上述基材层的表面，并包括铜箔；第二导电层，直接地或间接地层叠于上述基材层的背面，并包括铜箔；以及通孔用层叠体，层叠于在厚度方向上贯通上述第一导电层和上述基材层的连接孔的内周及底，并将上述第一导电层和上述第二导电层之间电连接，上述通孔用层叠体具有层叠在上述连接孔的内周及底上的非电解镀铜层和层叠在上述非电解镀铜层表面上的电解镀铜层，上述铜箔含有沿(100)面方向进行取向的铜晶粒，上述铜箔中铜的平均晶粒直径为10μm以上，上述非电解镀铜层包含钯和锡，上述铜箔表面的每单位2面积的上述钯的层叠量为0.18μg/cm 以上且

公开(公告)号：CN103460349B

公开(公告)日：2016-11-23

申请号：CN201280014248.2

申请日：2012-05-09

Applicant: 住友电气工业株式会社

Inventor： 宫原贤一 ,  西浦隆幸 ,  坪仓光隆 ,  藤原新也

IPC: H01L21/304

CPC classification number: H01L21/02052 ,  H01L29/20 ,  H01L29/66462 ,  H01L29/7787

Abstract: 本发明的目的在于提供化合物半导体衬底及其表面处理方法，其中，即使在将处理过的衬底长时间储存之后，也不会出现电阻值异常。即使将所述化合物半导体衬底长时间储存且然后在其上形成外延膜，也不会出现电特性异常。根据本发明的半导体衬底为如下化合物半导体衬底，其至少一个主表面被镜面抛光，所述镜面抛光的表面被含有氢(H)、碳(C)和氧(O)的有机物质覆盖；或者如下化合物半导体衬底，其至少一个主表面被镜面抛光，其中，在550℃的生长温度下生长的外延膜与所述化合物半导体衬底之间的界面处的硅(Si)峰值浓度为2×1017cm‑3以下。

公开(公告)号：CN1467809A

公开(公告)日：2004-01-14

申请号：CN03110439.8

申请日：2003-04-15

Applicant: 住友电气工业株式会社

Inventor： 山下正史 ,  坪仓光隆 ,  木山诚

IPC: H01L21/66 ,  H01L21/28

CPC classification number: H01L22/14

Abstract: 确定背栅特性的方法和装置用以减少制作背栅特性有缺陷的半导体电路元件。最初，得出第一C－V曲线30表示加于晶片20正面的电压与电容值之间的关系，其中所述晶片20用作半导体电路元件的衬底。继而，通过将电压加于晶片20背面得出第二C－V曲线32。根据从所述第一C－V曲线30和第二C－V曲线32得出的电压漂移量34，对晶片20确定半导体电路元件的背栅特性。