公开(公告)号：CN1641794A

公开(公告)日：2005-07-20

申请号：CN200510003622.0

申请日：2005-01-07

Applicant: 松下电器产业株式会社

Inventor： 仲矢修治 ,  林光昭 ,  仓田胜一

IPC: G11C17/18 ,  H01L27/112

CPC classification number: G11C17/12 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C17/14 ,  G11C29/1201 ,  G11C29/14 ,  G11C2029/1202 ,  G11C2029/1204

Abstract: 通过切换连接于输出缓冲电路上的锁存电路的输出端与反转输出端，改变数据“0”或“1”和存储单元的漏极连接或非连接于位线上的关系。此外，通过根据测试控制信号TEST将读出放大器的输入固定于接地电位，确认：若输出缓冲电路的输出是“L”则为正逻辑，若是“H”则为负逻辑。

公开(公告)号：CN100350507C

公开(公告)日：2007-11-21

申请号：CN03159809.9

申请日：2003-09-25

Applicant: 松下电器产业株式会社

Inventor： 林光昭

IPC: G11C17/10 ,  G11C17/18

CPC classification number: H01L27/11253 ,  G11C7/12 ,  G11C17/12 ,  H01L27/112

Abstract: 鉴于晶体管的关断漏泄因微细化而增大，无需为保持位线的“H”电平所需的电荷补给用晶体管，即可高速读出位线为“L”电平的存储数据，从而提供可高速读出的半导体集成电路。为此，设置了高电位源布线和低电位源布线。然后，将存储单元的源有选择地连接到高电位源布线和低电位源布线中的某一源布线上。在读出时使位线电位保持在“H”电平的存储数据的情形下，存储单元的源被连接到高电位源布线上；在读出时使位线电位下降到“L”电平的存储数据的情形下，存储单元的源被连接到低电位源布线上。

公开(公告)号：CN101038791A

公开(公告)日：2007-09-19

申请号：CN200710088613.5

申请日：2007-03-16

Applicant: 松下电器产业株式会社

Inventor： 仓田胜一 ,  林光昭

IPC: G11C17/18 ,  G11C17/10

CPC classification number: G11C7/14 ,  G11C7/12 ,  G11C16/24 ,  G11C16/28

Abstract: 本发明涉及一种半导体存储装置，在现有的半导体存储装置中使用空位线构成的复制电路在将空位线充电时，因非导通漏泄电流而不能充电到所希望的电位。其结果是，由于向空位线充电的时间或放电的时间也与所希望的时间不同，故不能进行最佳的动作定时的设定。为解决该问题，本发明提供一种半导体存储装置，通过在虚拟存储元件阵列中在相同定时用与空位线充电电路相同结构的充电电路将虚拟存储元件的源极线充电，由此抑制非导通漏泄，从而生成合适的定时。

公开(公告)号：CN1316603C

公开(公告)日：2007-05-16

申请号：CN03136873.5

申请日：2003-05-22

Applicant: 松下电器产业株式会社

Inventor： 林光昭 ,  仲矢修治

IPC: H01L21/8246 ,  H01L27/112

CPC classification number: H01L27/1122 ,  H01L27/112 ,  H01L27/11226

Abstract: 本发明目的在于谋求安置在多层布线结构的半导体集成电路装置上的掩模ROM的存储数据变更时的制造TAT的缩短，同时，提高制造合格率。例如，当制造设有5层布线层的半导体集成电路装置的情况下，在频繁变更在掩模ROM上写入数据的样品或试制品的制造时，把位线作成最上层的第5金属布线层，通过把就在其下的层间绝缘层作为数据写入用通孔的形成层，缩短制造TAT。然后，在ROM数据确定之后的制品大批量产品制造时，在最下层的第1金属布线层形成位线，通过把就在其下的层间绝缘层作为数据写入用通孔的形成层，降低构成存储单元的层数，减少存储单元的制造工序数数，这样可提高制品的合格率。

公开(公告)号：CN1540760A

公开(公告)日：2004-10-27

申请号：CN200410036906.5

申请日：2004-04-21

Applicant: 松下电器产业株式会社

Inventor： 平田昭夫 ,  森胁俊幸 ,  当房哲朗 ,  冈本奈奈 ,  林光昭

IPC: H01L27/105 ,  H01L27/112 ,  H01L21/82 ,  H01L21/8246 ,  G11C17/12

CPC classification number: G11C17/12

Abstract: 本发明提供抑制流过存储单元的驱动电流的下降，可以进行高速动作的屏蔽ROM。利用具有虚设栅电极(105)的虚设MOSFET，分离沿比特线(102)延伸的方向邻接的存储单元内的NchMOSFET。这样，由于能够降低由STI施加给NchMOSFET沟道区域的应力，所以能抑制NchMOSFET的驱动电流的减少。

公开(公告)号：CN100527279C

公开(公告)日：2009-08-12

申请号：CN200310122583.7

申请日：2003-12-10

Applicant: 松下电器产业株式会社

Inventor： 仲矢修治 ,  林光昭

IPC: G11C17/00 ,  G11C17/18 ,  H01L27/112

CPC classification number: G11C29/846 ,  G11C29/785

Abstract: 本发明提供将缺陷存储单元置换成地址存储电路及数据存储电路的情况下的数据读出时间与从存储单元阵列读出数据的情况下的数据读出时间相等的，芯片面积小的半导体装置。本发明的半导体装置具有：共用输出数据线，根据存储装置选择信息及地址信息输出从存储单元读出的数据的多个读出专用存储装置和转换装置，所述转换装置具有：存储缺陷存储单元的存储装置选择信息及地址信息的地址存储电路；存储缺陷存储单元的置换数据的数据存储电路；以及输入通过输出数据线输出的，读出专用存储装置的输出数据与数据存储电路的输出数据，根据地址存储电路存储的存储装置选择信息及地址信息，输出其中一方的转换电路。

公开(公告)号：CN101178938A

公开(公告)日：2008-05-14

申请号：CN200710146858.9

申请日：2007-08-24

Applicant: 松下电器产业株式会社

Inventor： 林光昭

IPC: G11C17/18

CPC classification number: G11C7/12 ,  G11C8/10

Abstract: 本发明实现了一种行选择电路小面积化并消除了制造时的曝光、刻蚀等的影响的半导体存储器件。其具备：字线选择电路，与行地址信号连接，以便根据地址输入来选择所希望的字线；以及伪字线电位固定电路，连接于伪存储单元的字线上。与字线选择电路同样地，由NAND门NANDR(i)(i＝－1～m+2)和倒相器INVR(i)(i＝－1～m+2)构成伪字线电位固定电路。伪字线电位固定电路的输入与行地址信号连接，使得伪存储单元的字线始终成为非选择。由此，可使对全部字线进行选择驱动的电路的结构相同，可实现行选择电路的小面积化并消除制造时的曝光、刻蚀等的影响。

公开(公告)号：CN1461052A

公开(公告)日：2003-12-10

申请号：CN03136873.5

申请日：2003-05-22

Applicant: 松下电器产业株式会社

Inventor： 林光昭 ,  仲矢修治

IPC: H01L21/8246 ,  H01L27/112

CPC classification number: H01L27/1122 ,  H01L27/112 ,  H01L27/11226

Abstract: 本发明目的在于谋求安置在多层布线结构的半导体集成电路装置上的掩模ROM的存储数据变更时的制造TAT的缩短，同时，提高制造合格率。例如，当制造设有5层布线层的半导体集成电路装置的情况下，在频繁变更在掩模ROM上写入数据的样品或试制品的制造时，把位线作成最上层的第5金属布线层，通过把就在其下的层间绝缘层作为数据写入用通孔的形成层，缩短制造TAT。然后，在ROM数据确定之后的制品大批量产品制造时，在最下层的第1金属布线层形成位线，通过把就在其下的层间绝缘层作为数据写入用通孔的形成层，降低构成存储单元的层数，减少存储单元的制造工序数数，这样可提高制品的合格率。

公开(公告)号：CN1453797A

公开(公告)日：2003-11-05

申请号：CN03122418.0

申请日：2003-04-25

Applicant: 松下电器产业株式会社

Inventor： 林光昭 ,  仲矢修治 ,  小岛诚

IPC: G11C17/18 ,  G11C11/413

CPC classification number: G11C7/22 ,  G11C8/08 ,  G11C17/12 ,  G11C2207/2281

Abstract: 提供一种半导体存储器，通过消除由存储单元的截止泄漏电流平稳地产生的位线的电流，可增加每根位线的存储单元数，实现存储单元阵列的大规模化，减小芯片面积。为此，设置源极线电位控制电路，将构成由行选信号选择出的存储单元的晶体管的源极电位设定为接地电位，将构成由行选信号变为非选择的存储单元的晶体管的源极电位设定为电源电位。由此，缩小构成非选择的存储单元的晶体管的源极和连接之间的电位差，消除泄漏电流。

公开(公告)号：CN1309084C

公开(公告)日：2007-04-04

申请号：CN200410036906.5

申请日：2004-04-21

Applicant: 松下电器产业株式会社

Inventor： 平田昭夫 ,  森胁俊幸 ,  当房哲朗 ,  冈本奈奈 ,  林光昭

IPC: H01L27/105 ,  H01L27/112 ,  H01L21/82 ,  H01L21/8246 ,  G11C17/12

CPC classification number: G11C17/12

Abstract: 本发明提供抑制流过存储单元的驱动电流的下降，可以进行高速动作的掩模ROM。利用具有虚设栅电极(105)的虚设MOSFET，分离沿位线(102)延伸的方向邻接的存储单元内的NchMOSFET。这样，由于能够降低由STI施加给NchMOSFET沟道区域的应力，所以能抑制NchMOSFET的驱动电流的减少。